穿晶片通路设备以及其制造方法
【专利摘要】本发明涉及一种穿晶片通路设备（10），包括晶片（12），所述晶片（12）由晶片材料制成并且具有第一晶片表面（12a）和与所述第一晶片表面（12a）相对的第二晶片表面（12b）。所述穿晶片通路设备（10）还包括多个并排的第一沟槽（14），所述第一沟槽（14）被提供有导电材料并且从所述第一晶片表面（12a）延伸到所述晶片（12）中，使得在各所述第一沟槽（14）之间形成所述晶片材料的多个间隔（16）。所述穿晶片通路设备（10）还包括第二沟槽（18），所述第二沟槽（18）被提供有所述导电材料并且从所述第二晶片表面（12b）延伸到所述晶片（12）中，所述第二沟槽（18）被连接到所述第一沟槽（14）。所述穿晶片通路设备（10）还包括导电层（20），所述导电层（20）由所述导电材料制成，并且被形成在所述第一晶片表面（12a）的侧部上，所述导电材料填充所述第一沟槽（14），使得第一导电层（20）具有基本上平面且封闭的表面。
【专利说明】穿晶片通路设备以及其制造方法
【技术领域】
[0001]本发明涉及穿晶片通路设备以及其制造方法，尤其用于电容式微机械换能器(CMUT)组件。本发明还涉及包括这样的穿晶片通路设备并且包括至少一个CMUT单元的电容式微机械超声换能器(CMUT)组件。
【背景技术】
[0002]任意超声(成像)系统的核心是换能器，其将电能转化为声能并转回电能。传统上，这些换能器由布置在线性(1-D)换能器阵列中的压电晶体制成，并且以高至IOMHz的频率工作。然而，向着矩阵(2-D)换能器阵列发展的趋势和向着将超声(成像)功能集成到导管和导丝中的小型化的驱动已导致所谓的电容式微机械超声换能器(CMUT)单元的发展。这些CMUT单元能够被放置或装配在包含驱动器电子器件和信号处理的ASIC (专用IC)的顶部。这将获得显著降低的组件成本和最小的可能形成因素。
[0003]优选地，以单独的专用技术装配CMUT单元，其在性能方面被优化并被置于ASIC的顶部。之后需要解决的重要问题是如何将CMUT单元连接到ASIC。一种解决方案是使用穿晶片通路设备。利用合适的穿晶片通路孔技术制造的穿晶片通路设备之后能够用于将CMUT单元连接到晶片的前表面上，以接触晶片的背面。以此方式，CMUT单元能够被“倒装”(例如，通过焊料凸起)至ASIC。
[0004]US2008/0203556A1公开一种穿晶片互连以及用于装配其的方法。该方法开始于导电晶片，以通过去除导电晶片的材料来形成图案化沟槽。该图案化沟槽在深度上从晶片的前侧延伸到晶片的背侧，并且具有环形开口，该环形开口大体上将导电晶片分成内部部分和外部部分，其中，导电晶片的内部部分与外部部分绝缘，并且充当穿晶片导体。介电材料被形成或添加到图案化沟槽机械结构中，以支持并电绝缘该穿晶片导体。
[0005]然而，该穿晶片互连以及用于装配其的方法要求利用机械强度高且电隔离性电介质填充沟槽，这种电介质需要能够经受装配CMUT单元所要求的高温处理步骤。
[0006]需要进一步改进这种穿晶片互连以及用于装配其的方法。
【发明内容】
[0007]本发明的目的是提供一种改进的穿晶片通路设备以及其制造方法，以及改进的电容式微机械超声换能器(CMUT)组件。
[0008]根据本发明的第一方面，提出了一种穿晶片通路设备，其包括晶片，所述晶片由晶片材料制成并且具有第一晶片表面和与所述第一晶片表面相对的第二晶片表面。所述穿晶片通路设备还包括多个并排的第一沟槽，所述第一沟槽被提供有导电材料并且从所述第一晶片表面延伸到所述晶片中，使得在各所述第一沟槽之间形成所述晶片材料的多个间隔。所述穿晶片通路设备还包括第二沟槽，所述第二沟槽被提供有所述导电材料并且从所述第二晶片表面延伸到所述晶片中，所述第二沟槽被连接到所述第一沟槽。所述穿晶片通路设备还包括导电层，所述导电层由所述导电材料制成并且被形成在所述第一晶片表面的侧部上，所述导电材料填充所述第一沟槽，使得第一导电层具有基本上平面且封闭的表面。
[0009]根据本发明的另外一方面，提出了一种电容式微机械超声换能器(CMUT)组件，其包括根据本发明所述的穿晶片通路设备，并且包括被电连接到所述第一导体层的至少一个CMUT单元。
[0010]根据本发明的另一方面，提出一种制造穿晶片通路设备的方法，所述方法包括:
[0011]-提供晶片，所述晶片由晶片材料制成并且具有第一晶片表面和与所述第一晶片表面相对的第二晶片表面，
[0012]-蚀刻从所述第一晶片表面到所述晶片中的多个并排的第一沟槽，使得在各所述第一沟槽之间形成所述晶片材料的多个间隔，
[0013]-蚀刻从所述第二晶片表面到所述晶片中的第二沟槽，所述第二沟槽被连接到所述第一沟槽，并且
[0014]-在所述第一晶片表面的侧部上提供由导电材料制成的导电层，所述导电材料填充所述第一沟槽，使得第一导电层具有基本上平面且封闭的表面。
[0015]本发明的基本思想是提供一种(高温)穿晶片通路设备(或穿晶片互连设备)，其包括第一导电层，所述第一导电层具有基本上平面(或平坦)并且优选为封闭(尤其为无空穴和/或无空腔)的表面。所述表面需要为平面且封闭的，例如以允许抵抗旋压，尤其使得能够通过在装配期间存在于许多件装备中的真空夹盘夹持所述晶片。所述基本上平面且封闭的表面是使用处理技巧获得的，其中，从第一晶片侧提供(例如蚀刻)并排(精细)的第一沟槽的网孔或网格，并且在所述第一沟槽中填充导电材料(例如，多晶硅)(例如，利用所述导电材料完全填充或封闭所述第一沟槽)。因此，所述处理非常容易，因为具有精细沟槽的技巧将自动得到平面表面。这意味着省去(困难的)处理步骤并因此减少成本。
[0016]尤其针对CMUT组件，能够在开始时制造所述穿晶片通路设备，并在之后能够将所述CMUT单元附接到所述穿晶片通路设备。该处理顺序具有特别的优点，在于针对所述穿晶片通路的装配，能够使用与所述CMUT组件的层和结构不相容的处理步骤。范例为高品质保形介电层的沉积/生长，这在始于700°C的温度下完成，这与所述CMUT设备中的金属层不相容。
[0017]此外，对所述穿晶片通路电阻的要求与其他设备(例如，堆叠式存储器设备)相比较不严格。这使得能够使用(原位掺杂的)多晶硅作为用于填充所述穿晶片通路的导电层，以此方式，有利地使用多晶硅的保形沉积性质。
[0018]在从属权利要求中限定本发明的优选实施例。应理解，要求保护的方法或CMUT组件具有与要求保护的设备相似和/或相同的优选实施例并且具有与在从属权利要求中所定义的相似和/或相同的优选实施例。
[0019]在第一实施例中，所述设备还包括第二导电层，所述第二导电层由所述导电材料制成，并且被形成在所述第二晶片表面上。以此方式，能够提供与ASIC的电连接。
[0020]在该实施例的变型中，所述穿晶片通路设备包括在所述第二沟槽的表面上的所述导电材料，使得所述第一导电层与所述第二导电层电连接。以此方式，能够提供穿晶片通路(或穿晶片互连)。
[0021]在该实施例的另一变型中，所述第二导电层被形成在所述第二晶片表面的围绕所述第二沟槽的至少一部分上。[0022]在该实施例的另一变型中，所述穿晶片通路设备还包括所述第二导电层与ASIC之间的电连接。以此方式，所述穿晶片通路设备能够被“倒装”(例如，通过焊料凸起)至所述ASIC。当被用于CMUT组件中时，所述ASIC能够尤其被用于向至少一个CMUT单元提供电信号和/或用于从至少一个CMUT单元接收电信号。
[0023]在另外的实施例中，所述第二沟槽具有跨所述第一沟槽和/或间隔的大部分或全部延伸的宽度。以此方式，所述第二沟槽被有效连接到所述第一沟槽。
[0024]在另外的实施例中，每个第一沟槽的和/或每个间隔的宽度在0.5μπι与5μπι之间的范围中。这些值对于提供所述第一导电层的基本上平面的表面尤其有利。
[0025]在另外的实施例中，每个第一沟槽的和/或每个间隔的深度在ΙΟΟμπι以下，尤其在40μπι以下。以此方式，所述第一沟槽和间隔不延伸通过整个晶片，所述晶片通常比ΙΟΟμπι厚。所述第一沟槽和间隔具有仅为整体晶片厚度的子部分的深度。
[0026]在另外的实施例中，所述第一沟槽和/或所述第二沟槽的纵横比在10与30之间，尤其为约20。这是蚀刻过程被限制的正常蚀刻比率。
[0027]在另外的实施例中，所述晶片还包括电绝缘表面层。以此方式，确保所述晶片材料不被电连接到所述导电材料。
[0028]在另外的实施例中，所述CMUT单元包括底部电极、空腔、被布置在所述空腔上的膜、以及顶部电极。这是CMUT单元的基本实施例。
【专利附图】
【附图说明】
[0029]本发明的这些和其他方面将从下文描述的(一个或多个)实施例变得显而易见，并参考下文描述的(一个或多个)实施例得以阐明。在以下附图中:
[0030]图1a-C每个示出了根据第一实施例的穿晶片通路设备在不同的制造阶段的横截面，
[0031 ] 图2示出了根据第一实施例的CMUT组件，
[0032]图2a示出了 CMUT单元的横截面，
[0033]图3a_g每个示出了根据第二实施例的穿晶片通路设备在不同制造阶段的横截面，
[0034]图4示出了在图3b或图3c的制造阶段中，所述穿晶片通路设备的横截面和俯视图。
【具体实施方式】
[0035]图1a-C每个示出了根据第一实施例的穿晶片通路设备在不同制造阶段的横截面。图1c示出根据所述实施例的完成的穿晶片通路设备10。穿晶片通路设备10包括晶片
12,晶片12由晶片材料制成并且具有第一晶片表面12a和与第一晶片表面12a相对的第_.晶片表面12b。穿晶片通路设备10还包括多个并排的第一沟槽14，第一沟槽14被提供有导电材料并且从第一晶片表面12a延伸到晶片12中，使得在各第一沟槽14之间形成所述晶片材料的多个间隔16。穿晶片通路设备10还包括第二沟槽18，第二沟槽18被提供有所述导电材料并且从第二晶片表面12b延伸到晶片12中。(被提供有所述导电材料的)第二沟槽18被连接到(被提供有所述导电材料的)第一沟槽14。借助于第一沟槽14和第二沟槽18，形成贯穿整个晶片的通路。穿晶片通路设备10还包括导电层20，导电层20由所述导电材料制成，并且被形成在第一晶片表面12a的侧部上,所述导电材料填充第一沟槽14,使得第一导电层20具有基本上平面的，尤其地无空穴和/或无空腔的，并且优选为封闭的表面。
[0036]所述晶片材料能够为导电或半导体材料。在该情况中，所述导电层以及所述导电或半导体晶片材料不直接接触，而是例如通过(未示出的)绝缘层彼此电绝缘。因此，晶片12还能够包括例如通过氧化提供的电绝缘表面层。或者，所述晶片材料能够为电绝缘材料。在该情况中，所述导电层可以被直接施加在电绝缘晶片材料上。
[0037]如在图1c中所示，所述穿晶片通路设备还能够包括第二导电层22，第二导电层22由所述导电材料制成，并且被形成在第二晶片表面12b上。第二导电层22被形成在第二晶片表面12b的围绕第二沟槽18的至少一部分上。在第一导电层20与第二导电层22之间提供电连接。所述导电材料被提供在第二沟槽18的表面上，使得第一导电层20与第二导电层22电连接。优选地，第一导电层20和第二导电层22由(例如，在相同的处理步骤中施加的)相同的导电材料制成，尤其形成由相同的导电材料制成的公共层，如在图1中可见的。在该范例中，在相同的处理步骤中，所述导电材料被施加到第一晶片表面12a (由此形成第一导电层20)、第一沟槽14、第二沟槽18的表面以及第二晶片表面12b(由此形成第二导电层22)。换言之,施加所述导电材料,使得提供第一晶片表面12a (或第一导电层20)与第二晶片表面12b (或第二导电层22)之间的电连接。
[0038]第二沟槽18具有跨第一沟槽14和间隔16的大部分(或除最外的第一沟槽以外的全部沟槽和间隔)延伸的宽度W18。这里应注意，该实施例提供优选的情况，其中，背侧(第二)沟槽18优选地与前侧(第一)沟槽14对齐。然而，如果背侧沟槽18没有被完美地对齐，但只要存在电连接并且电阻足够低，则其他实施例仍有效。
[0039]每个第一沟槽14的宽度W14例如能够在0.5μπι与5μπι之间的范围中。备选地或累积地，每个间隔16的宽度W16例如能够在0.5μπι与5μπι之间的范围中。每个第一沟槽14的深度I14能够在ΙΟΟμπι以下，尤其在40 μ m以下。备选地或累积地，每个间隔16的深度I16能够在ΙΟΟμπι以下，尤其在40 μ m以下。第一沟槽14和/或第二沟槽16的纵横比能够在10与30之间，尤其为约20。
[0040]仅作为范例,第一沟槽14中的每个的宽度能够为约1.5 μ m和/或(剩余的)间隔16的宽度能够为约I μ m，但不限于此。同样，仅作为范例，所述第一沟槽中的每个的深度能够为约30 μ m至40 μ m,但不限于此。仅作为范例,基于为约400 μ m的晶片厚度和为20的最大蚀刻纵横比，第二沟槽18 (或通路)的宽度能够小至如约20 μ m，但不限于此。仅作为范例，第一导电层20和/或第二导电层22能够具有为约I μ m至2 μ m的厚度，但不限于此。应理解，任意其他合适的尺寸都是可能的。
[0041]例如，第一沟槽14中的每个的横截面形状能够为圆形和/或第一沟槽14能够被布置为同心结构(未示出)以减小应力。
[0042]仅作为范例，基底12能够由硅酮制成，但不限于此。同样，仅作为范例，所述导电材料能够为多晶硅，但不限于此。多晶硅的沉积是高度保形的，并且能够完全密封狭窄的第一沟槽14。
[0043]现在将参考图1a-C解释制造穿晶片通路设备10的方法。所述方法开始于提供晶片12，晶片12由晶片材料制成并且具有第一晶片表面12a和与第一晶片表面12a相对的第二晶片表面12b (参见图la)。之后，蚀刻从第一晶片表面12a到晶片12中的多个并排的第一沟槽，使得在各第一沟槽14之间形成所述晶片材料的多个间隔16 (参见图la)。随后，蚀刻从第二晶片表面12b到晶片12中的第二沟槽18，第二沟槽18被连接到第一沟槽14(参见图lb)。之后，在第一晶片表面12a的侧部上(或在第一晶片表面12a上)提供由导电材料制成的(第一)导电层20，所述导电材料填充第一沟槽14，使得第一导电层20具有基本上平面且封闭的表面。任选地，由所述导电材料制成的第二导电层22能够被提供在第二晶片表面12b上。尤其地，能够在相同的处理步骤中施加第一导电层20和第二导电层22 (例如，形成由相同材料制成的公共层)，如在图1c中可见的。
[0044]图2示出了根据第一实施例的电容式微机械超声换能器(CMUT)组件100。CMUT组件100包括穿晶片通路设备10。CMUT组件100还包括电连接到第一导电层20的至少一个CMUT单元30。CMUT组件100能够尤其包括多个CMUT单元30，如在图2中由第一和第二 CMUT单元30所指示的。应理解，能够使用任意合适数目的CMUT单元。所述CMUT单元能够形成CMUT超声阵列，尤其为线性(1-D)阵列或矩阵(2-D)阵列。所述CMUT组件例如能够用于2-D超声成像或3-D超声成像。
[0045]图2中所示的穿晶片通路设备10能够为图1c的实施例的穿晶片通路设备。与图1c的实施例的穿晶片通路设备相比较，图2的穿晶片通路设备10还包括第二导电层22与ASIC40之间的电连接39 (例如，焊料凸块)。ASIC40之后用于向至少一个CMUT单元30提供电信号和/或用于从至少一个CMUT单元30接收电信号。
[0046]图2a示出了 CMUT单元的横截面。CMUT单元30包括底部电极30a、空腔30b、被布置在空腔30b上的膜30c、以及顶部电极30d。应理解，图2a的CMUT单元仅为示范性的基本CMUT单元。根据本发明的CMUT组件100的CMUT单元能够包括任意合适类型的CMUT单
J Li ο
[0047]图3a_g每个示出了根据第二实施例的穿晶片通路设备在不同制造阶段的横截面。该第二实施例的穿晶片通路例如能够用于上文所述的图2的第一实施例的CMUT组件。
[0048]如已参考图la-c所解释的，所述方法开始于提供晶片12，晶片12由晶片材料制成并且具有第一晶片表面12a和与第一晶片表面12a相对的第二晶片表面12b(图3a)。例如，晶片12能够为空白硅晶片。优选地，晶片12尽可能地薄，以易于穿晶片通路蚀刻，同时足够厚以允许充分的机械支持和/或处理。仅作为范例，针对具有150mm直径的晶片，400 μ m的晶片厚度是良好的选择。
[0049]之后，如在图3a中所示，蚀刻从第一(前)晶片表面12a到晶片12中的多个并排的第一沟槽14，使得在各第一沟槽14之间形成所述晶片材料的多个间隔16。例如，这能够使用深的反应式离子蚀刻(RIED)执行。
[0050]随后，如在图3b中可见的，在蚀刻第一沟槽14之后，在第一基底表面12b上施加蚀刻停止层13。例如，蚀刻停止层13能够由氧化物制成和/或能够使用PECVD施加。由于PECVD氧化物以差的保形性沉积，因此第一沟槽将在氧化物已被沉积的几微米后被自动密封。仅作为范例，所述蚀刻停止层的厚度能够在4μπι至6μπι之间。
[0051]之后，如在图4c中所示，蚀刻从第二(背侧)晶片表面12b到晶片12中的第二沟槽18 (或通路)，第二沟槽18被连接到第一沟槽14。第二沟槽18抵达或结束于第一沟槽18所在的区域中。图4示出了穿晶片通路设备在图3b或图3c的制造阶段中的横截面和俯视图。
[0052]参考图3d，在蚀刻第二沟槽18之后，去除蚀刻停止层13。
[0053]之后，如在图3e中可见的，晶片12被提供有电绝缘表面层15(例如，通过氧化，尤其是通过高温氧化)。以此方式，第二沟槽18、第一沟槽14和间隔16的侧表面被提供有绝缘表面层15。
[0054]随后，如在图3f中所示的，在第一晶片表面12a的侧部上提供由导电材料制成的导电层20,所述导电材料填充第一沟槽14,使得第一导电层20具有基本上平面且封闭的表面。在相同的处理步骤中，所述导电材料也被施加到第二晶片表面12b(由此形成第二导电层22)以及第二沟槽18的表面。以此方式，第一导电层20与第二导电层22被电连接。
[0055]之后，如在图3g中可见的，对第一(前)晶片表面上的第一导电层20进行图案化。能够在之后的阶段中，完成对第二(背侧)晶片表面上的第二导电层的图案化。例如，在一些CMUT组件(这里未示出)中，第一导电层14能够被直接用作所述CMUT单元的底部电极。在该阶段，(高温)穿晶片通路设备的装配基本就绪。
[0056]之后，能够开始对CMUT单元30的处理。例如，首先将底部电极30a施加在穿晶片通路设备10上(尤其是第一导电层27上，或额外的层上，例如氧化物层)。之后，提供CMUT单元30的剩余部分，尤其是空腔30b、被布置在空腔30b上的膜30c、以及顶部电极30d，如参考图2a所解释的。
[0057]最终，能够提供第二导电层22与ASIC40之间的电连接39。所述CMUT组件之后能够被倒装(例如，通过焊料凸出)在所述ASIC上(参见图2)。
[0058]仅提供一个具体应用，电子扫描的3D超声成像需要与声学元件紧密集成的波束形成电子器件。在混合型CMUT (电容式微机械超声换能器)组件或设备中，在其上具有CMUT换能器单元或元件的阵列的专用穿晶片通路设备(一起也被称作硅酮IC)被倒装在单独的ASIC芯片的顶部，所述ASIC芯片包含用于驱动每个个体换能器单元或元件(或像素)的所有电子器件。该途径仅能用于合适的穿晶片通路技术，其将穿晶片通路设备的前侧上的CMUT单元或元件连接到穿晶片通路设备的背侧上的ASIC。穿晶片通路技术通常非常困难，因为其一般是在有源设备(即，具有电子器件的有源设备)处理之后进行的，并且因此经受严厉的处理限制，尤其是关于容许的温度预算。然而，在“无源CMUT”设备(B卩，没有集成电子器件的设备)的这种特殊情况中，能够首先处理穿晶片通路或穿晶片通路设备，并之后装配CMUT单元。以此方式，能够大大简化穿晶片通路设备的装配。在该公开中，讨论了获得平面顶表面的尤其具有吸引力的处理顺序。提出了一种具有先进CMUT设备的应用。
[0059]在该情况中，能够开始于穿晶片通路的装配，并之后装配CMUT设备。此外，对穿晶片通路的电阻的要求与例如堆叠式存储器设备相比较不严格。总而言之，这使得能够使用高温沉积技术(热氧化和LPCVD)以用于所述通路的隔离与填充。这大大简化了它们的装配。
[0060]本发明的穿晶片通路设备尤其能够用于如上所述的电容式微机械换能器(CMUT)组件。然而应理解，本发明的穿晶片通路设备也能够用于另一种设备或组件，例如任意传感器或MEMS设备。例如，本发明的穿晶片通路设备也能够用于薄膜或微机械传感器设备、具有感测和/或成像与集成电子器件的导管或导丝、心内回波描记(ICE)设备、血管内超声(IVUS)设备、体内成像与感测设备、图像引导的介入和/或治疗(IGIT)设备。[0061]尽管已在附图和前文的描述中详细说明并描述了本发明，但这种说明和描述应被认为是说明性或示范性的而非限制性的；本发明不限于所公开的实施例。通过研究附图、说明书以及权利要求书，本领域技术人员在实施要求保护的本发明时，能够理解并实现对所公开实施例的其他变型。
[0062]在权利要求书中，词语“包括”不排除其他元件或步骤，并且量词“一”或“一个”不排除复数。单个元件或其他单元可以履行权利要求中记载的几个项目的功能。互不相同的从属权利要求中记载了特定措施并不指示不能有利地使用这些措施的组合。
[0063]权利要求书中的任何附图标记均不得被解释为对范围的限制。
【权利要求】
1.一种穿晶片通路设备(10),包括: -晶片(12)，其由晶片材料制成并且具有第一晶片表面(12a)和与所述第一晶片表面(12a)相对的第二晶片表面(12b)， -多个并排的第一沟槽(14)，其被提供有导电材料并且从所述第一晶片表面(12a)延伸到所述晶片(12)中，使得在各所述第一沟槽(14)之间形成所述晶片材料的多个间隔(16)， -第二沟槽(18)，其被提供有所述导电材料并且从所述第二晶片表面(12b)延伸到所述晶片(12)中，所述第二沟槽(18)被连接到所述第一沟槽(14)， -导电层(20)，其由导电材料制成，并且被形成在所述第一晶片表面(12a)的侧部上，所述导电材料填充所述第一沟槽(14 )，使得第一导电层(20 )具有基本上平面且封闭的表面。
2.如权利要求1所述的设备，还包括第二导电层(22)，所述第二导电层由所述导电材料制成并且被形成在所述第二晶片表面(12b)上。
3.如权利要求2所述的设备，包括在所述第二沟槽(18)的表面上的所述导电材料，使得所述第一导电层(20)与所述第二导电层(22)电连接。
4.如权利要求2所述的设备，其中，所述第二导电层(22)被形成在所述第二晶片表面(12b)的围绕所述第二沟槽(18)的至少一部分上。
5.如权利要求2所述的设备，还包括在所述第二导电层(22)与ASIC(40)之间的电连接(39)。
6.如权利要求1所述的设备，其中，所述第二沟槽(18)具有跨所述第一沟槽(14)和/或间隔(16)的大部分或全部延伸的宽度(w18)。
7.如权利要求1所述的设备，其中，每个第一沟槽(14)的和/或每个间隔(16)的宽度(w14、W16)均处于0.5μηι与5μηι之间的范围中。
8.如权利要求1所述的设备，其中，每个第一沟槽(14)的和/或每个间隔(16)的深度(114、116)均在100 μ m以下，尤其在40 μ m以下。
9.如权利要求1所述的设备，其中，所述第一沟槽(14)和/或所述第二沟槽(16)的纵横比处于10与30之间，尤其为约20。
10.如权利要求1所述的设备，所述晶片(12)还包括电绝缘表面层(15)。
11.如权利要求1所述的设备，其中，所述导电材料为多晶硅。
12.一种电容式微机械超声换能器(CMUT)组件(100)，包括如权利要求1所述的穿晶片通路设备，并且包括被电连接到所述第一导电层(20)的至少一个CMUT单元(30)。
13.—种制造穿晶片通路设备(10)的方法，所述方法包括: -提供晶片(12)，所述晶片由晶片材料制成并且具有第一晶片表面(12a)和与所述第一晶片表面(12a)相对的第二晶片表面(12b), -蚀刻从所述第一晶片表面(12a)到所述晶片(12)中的多个并排的第一沟槽(14)，使得在所述第一沟槽(14)之间形成所述晶片材料的多个间隔(16)， -蚀刻从所述第二晶片表面(12b)到所述晶片(12)中的第二沟槽(18)，所述第二沟槽(18)被连接到所述第一沟槽(14)，并且 -在所述第一晶片表面(12a)的侧部上提供由导电材料制成的导电层(20)，所述导电材料填充所述第一沟槽(14 )，使得所述第一导电层(20 )具有基本上平面且封闭的表面。
【文档编号】H01L21/768GK103875068SQ201280050826
【公开日】2014年6月18日 申请日期:2012年10月12日 优先权日:2011年10月17日
【发明者】R·德克尔, B·马赛利斯, M·米尔德, R·毛奇斯措克 申请人:皇家飞利浦有限公司