用于形成自对准触点和局部互连的方法
【专利摘要】本发明提供一种半导体器件制造工艺，其包括在半导体衬底上的替换金属栅极上方形成绝缘芯轴，其中第一栅极(104)具有源极和漏极并且至少一个第二栅极(104’)与所述第一栅极隔离。芯轴隔离物(124)围绕每一绝缘芯轴来形成。所述芯轴和芯轴间隔物包括第一绝缘材料。具有第二绝缘材料的第二绝缘层(126)在晶体管上方形成。一个或多个第一沟槽通过移除所述绝缘芯轴之间的所述第二绝缘材料来形成，从而连至所述第一栅极的所述源极和漏极。第二沟槽通过移除所述第二栅极上方的具有所述第一绝缘材料和所述第二绝缘材料的部分来形成，从而连至所述第二栅极。所述第一沟槽和所述第二沟槽填充有导电材料，以形成连至所述第一栅极的所述源极和漏极的第一触点(132)和连至所述第二栅极的第二触点(142)。
【专利说明】用于形成自对准触点和局部互连的方法
[0001]发明背景发明领域
[0002]本发明大体上涉及用于形成晶体管的半导体工艺，并且更具体地说，涉及用于在半导体衬底上形成替换栅极结构的沟槽触点和局部互连的工艺。
[0003]相关技术描述
[0004]数十年来，如平面晶体管的晶体管一直是集成电路的核心。由于工艺研发的进步与对增加特征结构密度的需要，个别晶体管的大小已经稳步地减小。目前的缩放采用32nm技术，而且开发还在朝20nm和超越技术(例如15nm技术)发展。
[0005]替换栅极工艺(流程)的使用变得日益普遍，因为它们避免了先栅极工艺(gatefirst process)中发现的某些问题。例如，替换栅极工艺可避免与栅极中所用的功函数材料的稳定性相关联的问题。然而，替换栅极工艺可能要求插入新的工艺模块，如CMP (化学机械抛光)。
[0006]另外，大多数替换栅极工艺在制作连至栅极的沟槽触点和/或局部互连连接时都会遇到对准问题。例如，大多数替换栅极工艺都不是自对准的，并且会容易因在处理期间未对准而失败。替换栅极工艺也可能难以图案化双向局部互连和/或减少从局部互连到栅极或所述栅极的源极/漏极的界面层数量。
[0007]为解决这些问题中的某些问题，已经定制了诸多工艺流程来试图建立延伸到栅极上方的自对准沟槽触点，以便实现较不复杂的局部互连流程。然而，此类工艺流程通常非常复杂，具有许多电阻界面，并且具有归结于复杂工艺流程的高制造成本。另外，因为这些工艺可能具有严格限制的设计和/或对准规则，所以归结于工艺复杂性的未对准或其它误差导致低的制造收益。
[0008]图1描绘现有技术晶体管50的实施方案，其中替换栅极结构52位于半导体衬底54上。替换栅极结构52包括由栅极间隔物58包围的栅极56。源极/漏极60可位于衬底54的阱区62中。另外，一个或多个栅极可位于衬底54的隔离区64上方。
[0009]沟槽触点66用于使源极/漏极60与局部互连68A接触。局部互连68A可与局部互连68B合并来提供连至与栅极56’连接的局部互连68C的布线。
[0010]如图1中可见，沟槽触点66中的任何未对准都可能容易导致与栅极56短接。因此，必须要有限制性的设计/对准规则来抑制沟槽触点66与栅极56之间的短接。另外，在不使用限制性对准规则的情况下，局部互连68C与栅极56’之间可能容易存在对准问题。
[0011]此外，如图1所见，局部互连68A、局部互连68B、局部互连68C之间的布线可为非常复杂的并且涉及许多工艺步骤。众多的工艺步骤可增加在局部互连之间形成电阻界面的可能性和/或局部互连之间的对准问题。
[0012]因此，需要一种用以将连至源极/漏极的沟槽触点自对准并且将所述沟槽触点延伸到栅极上方的方法。
[0013]实施方案概述[0014]在某些实施方案中，一种半导体器件制造工艺包括提供晶体管，所述晶体管包括在半导体衬底上的多个替换金属栅极，其中第一栅极具有源极和漏极并且至少一个第二栅极与所述第一栅极隔离。所述晶体管包括围绕每一栅极的具有第一绝缘材料的栅极间隔物，和在所述栅极与栅极间隔物之间的具有第二绝缘材料的第一绝缘层。所述第二绝缘材料中的至少一些覆盖所述第一栅极的源极和漏极。
[0015]一个或多个绝缘芯轴在所述栅极上方形成并且对准。所述绝缘芯轴包括所述第一绝缘材料。芯轴间隔物围绕每一绝缘芯轴形成。所述芯轴间隔物包括所述第一绝缘材料。具有所述第二绝缘材料的第二绝缘层在所述晶体管上方形成。
[0016]连至所述第一栅极的所述源极和漏极的一个或多个第一沟槽通过从所述晶体管的介于所述绝缘芯轴之间的部分移除所述第二绝缘材料来形成。连至所述第二栅极的第二沟槽通过移除所述第二栅极上方的具有所述第一绝缘材料和所述第二绝缘材料的部分来形成。所述第一沟槽和所述第二沟槽填充有导电材料，以形成连至所述第一栅极的所述源极和漏极的第一触点和连至所述第二栅极的第二触点。
[0017]在某些实施方案中，第三绝缘层在所述晶体管上方形成。第三沟槽通过移除所述第三绝缘层的部分来形成，所述第三沟槽穿过所述第三绝缘层到达所述第一触点和所述第二触点。连至所述第一触点和所述第二触点的局部互连通过将导电材料沉积在穿过所述第三绝缘层形成的所述第三沟槽中来形成。
[0018]在某些实施方案中，半导体器件包括在半导体衬底上的多个替换金属栅极。第一栅极具有源极和漏极并且至少一个第二栅极与所述第一栅极隔离。具有第一绝缘材料的栅极间隔物围绕每一第一栅极。具有第二绝缘材料的第一绝缘层在所述栅极间隔物之间。所述第二绝缘材料中的至少一些覆盖所述第一栅极的源极和漏极。
[0019]一个或多个绝缘芯轴在所述栅极上方对准。所述绝缘芯轴包括所述第一绝缘材料。芯轴间隔物围绕每一绝缘芯轴并且包括所述第一绝缘材料。连至所述第一栅极的所述源极和漏极的一个或多个第一触点穿过所述芯轴间隔物之间的所述第一绝缘层。连至所述至少一个第二栅极的第二触点穿过所述第二栅极上方的所述第一绝缘材料。第三绝缘层在所述晶体管上方，并且一个或多个局部互连穿过所述第三绝缘层与所述第一触点和所述第二触点接触。
[0020]在某些实施方案中，完成以上工艺步骤中的一个或多个，且/或使用CAD (计算机辅助设计)设计的抗蚀图案来形成所述半导体器件的一个或多个部件，所述抗蚀图案界定将要在处理期间移除和/或沉积的区。例如，所述CAD图案可用来界定用于形成所述绝缘芯轴和/或所述芯轴间隔物的区域。在某些实施方案中，计算机可读存储介质存储了多个指令，当所述指令被执行时，其产生所述抗蚀图案中的一个或多个。
[0021]提供延伸到栅极上方的自对准沟槽触点允许用来与沟槽触点和开放栅极连接的较简单局部互连流程。与先前的替换栅极流程连接方案相比，使用本文所述的工艺实施方案可允许较低的栅极至沟槽触点与局部互连的耦合电容，以及层之间电阻界面数量的减少。另外，本文所述的工艺实施方案可通过降低触点之间未对准可能性并且提供一种比先前的替换栅极流程连接方案更简单的工艺来提供更好的制造良率。
[0022]附图简述
[0023]图1描绘现有技术晶体管的截面侧视图。[0024]图2描绘硅衬底上的替换金属栅极结构的实施方案的截面侧视图。
[0025]图3描绘在栅极结构上方形成的绝缘层的实施方案的截面侧视图。
[0026]图4描绘在栅极结构上方形成的具有下伏薄绝缘层的绝缘层的替代实施方案的截面侧视图。
[0027]图5描绘在栅极结构上方形成的绝缘芯轴的实施方案的截面侧视图。
[0028]图6描绘沉积在绝缘芯轴上方的绝缘材料的实施方案的截面侧视图。
[0029]图7描绘在栅极结构上方形成的绝缘芯轴和芯轴间隔物的实施方案的截面侧视图。
[0030]图8描绘沉积在绝缘芯轴和芯轴间隔物上方的绝缘层的实施方案的截面侧视图。
[0031]图9描绘在沉积在绝缘芯轴和芯轴间隔物上方的绝缘层中形成的沟槽的实施方案的截面侧视图。
[0032]图10描绘在填充有导电材料的绝缘层中形成的沟槽的实施方案的截面侧视图。
[0033]图11描绘平坦化后的晶体管的实施方案的截面侧视图。
[0034]图12描绘沉积在图11所描绘的平坦化晶体管上方的绝缘层的实施方案的截面侧视图。
[0035]图13描绘沉积在图12所描绘的绝缘层上方的第二绝缘层的实施方案的截面侧视图。
[0036]图14描绘穿过图13所描绘的绝缘层形成的沟槽的实施方案的截面侧视图。
[0037]图15描绘穿过图13所描绘的绝缘层形成的更多沟槽的实施方案的截面侧视图。
[0038]图16描绘穿过芯轴和芯轴间隔物形成的沟槽的实施方案的截面侧视图。
[0039]图17描绘具有连至源极/漏极和栅极的局部互连的晶体管100的实施方案的截面侧视图。
[0040]图18描绘来自图17所描绘的实施方案的晶体管100的替代实施方案。
[0041]图19描绘使用抗蚀图案形成的穿过绝缘层到达源极/漏极的沟槽的实施方案的截面侧视图。
[0042]图20描绘穿过绝缘层到达栅极的栅极开放沟槽的实施方案的截面侧视图。
[0043]图21描绘图20所描绘的移除了抗蚀图案的实施方案的截面侧视图。
[0044]图22描绘在填充有导电材料的绝缘层中形成的包括栅极开放沟槽的沟槽的实施方案的截面侧视图。
[0045]图23描绘平坦化后的图22所描绘的晶体管的实施方案的截面侧视图。
[0046]图24描绘沉积在图23所描绘的平坦化晶体管上方的绝缘层的实施方案的截面侧视图。
[0047]图25描绘使用抗蚀图案形成的穿过图24所描绘的绝缘层的沟槽的实施方案的截面侧视图。
[0048]图26描绘使用抗蚀图案形成的穿过图25所描绘的绝缘层的另一沟槽的实施方案的截面侧视图。
[0049]图27描绘图26所描绘的移除了抗蚀图案的实施方案的截面侧视图。
[0050]图28描绘填充有导电材料的图27所描绘的沟槽的实施方案的截面侧视图。
[0051]图29描绘平坦化后的图28所描绘的晶体管的实施方案的截面侧视图。[0052]尽管本文通过对一些实施方案和说明性图式的举例说明来描述了本发明，但是本领域技术人员应认识到，本发明并不限于所描述的实施方案或图式。应理解的是，图式和对其的详述并不意图将本发明局限于所公开的具体形式，而相反，本发明将涵盖落入如所附权利要求书所界定的本发明的精神和范围内的所有修改、等效物和替代方案。本文所用的任何标题仅出于组织目的，并非意在限制说明书或权利要求书的范围。如本文所用的，词语“可”是以许可意义(即意指具有某种可能)来使用，而不是以强制意义(即意指必须)来使用。类似地，词语“包括(include/including/includes) ”表示包括但不是限于。
[0053]实施方案详述
[0054]图2描绘在形成晶体管100的硅衬底上的替换金属栅极结构的实施方案的截面侧视图。晶体管100可以是本领域已知的任何类型的晶体管。例如，晶体管100可以是平面晶体管(例如平面场效应晶体管(FET))，或非平面晶体管，如FinFET晶体管。
[0055]在某些实施方案中，晶体管100包括在衬底101上形成的替换金属栅极结构102。栅极结构102可以通过本领域已知的工艺在衬底101上形成，所述已知的工艺例如但不限于替换栅极工艺。如图2所示，栅极结构102包括由栅极间隔物106包围的栅极104。栅极104可在衬底101的阱区108 (晶体管100的有源区)上方和/或沟槽隔离部110 (晶体管的隔离区)上方形成。在某些实施方案中，沟槽隔离部110可以是浅沟槽隔离部。
[0056]在某些实施方案中，源极/漏极112在衬底101的阱区108中形成。在某些实施方案中，源极/漏极包括由钼阻挡层112B分隔的嵌入硅锗(eSiGe)层112A与硅化镍触点112C。也可使用如本领域所知的其它类型的源极/漏极。
[0057]在某些实施方案中，栅极104是在高-K (高介电常数)材料104B上形成的金属栅极104A(例如替换金属栅极)，为了清楚起见，在图2中仅标出了最左侧的栅极。如上所述，金属栅极104A和高-K材料104B可使用替换栅极工艺来形成。金属栅极104A可包括金属，例如但不限于钛、钨、氮化钛或其组合。高-K材料104B可包括电介质，例如但不限
于硅酸铪、硅酸锆、二氧化铪、二氧化锆或其组合。
[0058]如图2所示，栅极104和栅极间隔物106由绝缘层114包围。在某些实施方案中，栅极间隔物106和绝缘层114由不同的绝缘材料形成，以使得栅极间隔物与绝缘层之间存在蚀刻选择性。例如，栅极间隔物106可由氮化硅形成，而绝缘层114是由TEOS (正硅酸四乙酯)沉积所形成的氧化硅。
[0059]在某些实施方案中，图2所示的替换金属栅极结构102是例如通过化学机械抛光(CMP)来平坦化。如图3所示，在栅极结构102平坦化后，绝缘层116在栅极结构上方形成(沉积)。在某些实施方案中，绝缘层116包括氮化硅或与栅极间隔物106相同的绝缘材料。绝缘层116可使用本领域已知的方法来形成，所述已知的方法例如但不限于等离子体沉积。在某些实施方案中，绝缘层116使用平面(非共形(non-conforming))沉积工艺来形成。绝缘层116在栅极结构102上形成，以使得所述栅极结构封装在所述绝缘层中。
[0060]如图4所示，在某些实施方案中，薄绝缘层118在栅极结构102上介于所述栅极结构与绝缘层116之间形成(沉积)。薄绝缘层118可包括氧化硅或与绝缘层114相同的绝缘材料。
[0061]如图5所示，在绝缘层116的沉积之后，可移除绝缘层116的所选部分以在栅极104上方形成绝缘芯轴120。为了简单起见，在其余图中未示出对所有部件的每一个标号(例如，未示出每一个栅极104或栅极间隔物106)。每一芯轴120可形成来具有与其下伏栅极104大致相同的宽度。在某些实施方案中，每一芯轴120至少与其下伏栅极104—样宽(例如，所述芯轴具有的最小宽度至少与所述下伏栅极的宽度一样大，但所述芯轴可以比所述下伏栅极稍微更宽)。因此，每一芯轴120的边缘至少延伸经过其下伏栅极104的边缘。在某些情况下，由于对准问题和/或其它制造问题，一个或多个芯轴120具有的宽度小于所述下伏栅极的宽度。所述芯轴的宽度可使用本领域已知的在线测量技术来评定。在芯轴不与下伏栅极一样宽的情况下，较小的宽度可在本文所述的后续处理步骤期间利用芯轴间隔物的宽度来补偿。
[0062]芯轴120可通过用抗蚀图案或掩模图案化绝缘层116来形成，所述抗蚀图案或掩模被设计来选择绝缘层中将要被移除的部分，而使剩余部分在栅极104上方形成芯轴。用于形成芯轴120的抗蚀图案或掩模可以是CAD(计算机辅助设计)设计的图案或掩模(例如，CAD设计的抗蚀图案)。在某些实施方案中，计算机可读存储介质存储了多个指令，当所述指令被执行时，其产生抗蚀图案或掩模，例如但不限于用于形成芯轴120的CAD设计的抗蚀图案或掩模。在某些实施方案中，用于形成芯轴120的抗蚀图案和/或掩模与用于形成栅极104的抗蚀图案和/或掩模相同。使用相同的抗蚀图案和/或掩模允许芯轴120具有与栅极104大致相同的关键尺寸(例如宽度)。
[0063]绝缘层116中被选用于通过抗蚀图案或掩模来移除的部分可通过例如蚀刻所述绝缘层的所选部分来移除。在某些实施方案中，绝缘层116的蚀刻是定时蚀刻。所述蚀刻工艺可被定时来使得所述蚀刻在绝缘层114处停止。在某些实施方案中，用于蚀刻绝缘层116的蚀刻工艺在绝缘层116与绝缘层114之间是选择性的，以使得绝缘层116中的绝缘材料被蚀刻而绝缘层114中的绝缘材料不被蚀刻。例如，所述蚀刻工艺可蚀刻绝缘层116中使用的氮化硅而不蚀刻绝缘层114中使用的氧化硅。所述蚀刻工艺可被定时来在绝缘层114处停止，以使得不存在可蚀刻进入栅极间隔物106中的过度蚀刻。在某些实施方案中，使用蚀刻终止层(如图4所描绘的薄绝缘层118)作为基底层来抑制在绝缘层116的蚀刻期间的过度蚀刻。
[0064]在芯轴120的形成后，绝缘层122在芯轴和绝缘层114上方形成(沉积)，如图6所示。在某些实施方案中，绝缘层122包括氮化娃或与芯轴120相同的绝缘材料。绝缘层122可使用本领域已知的方法来形成，所述已知的方法例如但不限于等离子体沉积。在某些实施方案中，绝缘层122使用非平面或共形沉积工艺来形成。使用非平面沉积允许绝缘材料与所述材料所沉积的表面(如芯轴120)共形，如图6所示。
[0065]在绝缘层122的沉积之后，移除(回蚀刻)所述绝缘层的部分以形成芯轴间隔物124，如图7所示。芯轴间隔物124可围绕芯轴120形成并且邻接所述芯轴的侧边(边缘)。芯轴间隔物124可通过用蚀刻工艺移除绝缘层122的部分来形成，所述蚀刻工艺向下蚀刻快于向侧面蚀刻。因此，所述蚀刻工艺优选地从水平表面移除绝缘层材料快于从垂直表面(如侧壁)移除绝缘层材料。芯轴间隔物124的最终宽度可通过在蚀刻工艺期间控制如蚀刻偏差和蚀刻时间的蚀刻参数来控制。
[0066]在某些实施方案中，芯轴间隔物124具有与芯轴120类似的高度。由于如图6所示的绝缘层122的非平面(共形)沉积，芯轴间隔物124具有从所述间隔物的顶部到底部的锥形(倾斜)轮廓，如图7所示。因此，芯轴间隔物124底部较宽并且顶部较窄。[0067]在某些实施方案中，芯轴间隔物124形成为一定宽度，以使得芯轴间隔物124的边缘延伸超出栅极间隔物106的边缘。芯轴间隔物124的宽度可通过调节用于移除绝缘层122的部分的蚀刻工艺(例如在蚀刻工艺期间控制蚀刻速率和/或选择性)和/或通过在用于形成芯轴间隔物的绝缘层的沉积期间调节绝缘层122的厚度来调整。能够通过调节蚀刻工艺和/或沉积厚度来调整芯轴间隔物124的宽度，允许所述芯轴间隔物的宽度以逐堆(lot by lot)或逐裸片方式得以控制。
[0068]在芯轴间隔物124的形成之后，绝缘层126在芯轴120、所述芯轴间隔物和绝缘层114上方形成(沉积)，如图8所示。在某些实施方案中，绝缘层126包括氧化娃或与绝缘层114相同的绝缘材料。绝缘层126可使用本领域已知的方法来形成，所述已知的方法例如但不限于TEOS沉积。在某些实施方案中，绝缘层126使用平面沉积工艺来形成。绝缘层126可被形成来使得芯轴120和芯轴间隔物124封装于所述绝缘层中。
[0069]在绝缘层126的形成后，可形成穿过绝缘层126和绝缘层114到达源极/漏极112的沟槽128，如图9所示。因为绝缘层126和绝缘层114由相同绝缘材料形成，所以可使用单一蚀刻工艺来形成沟槽128。沟槽128可使用选择性地蚀刻绝缘层126和绝缘层114中的绝缘材料(例如氧化硅)，而不蚀刻芯轴120和芯轴间隔物124中的绝缘材料(例如氮化娃)的蚀刻工艺来形成。
[0070]芯轴间隔物124的至少一部分暴露于沟槽128中。由于芯轴间隔物124的存在和所述芯轴间隔物的倾斜轮廓，沟槽128具有从较宽顶部向较窄底部倾斜的轮廓。因此，沟槽128的斜度由芯轴间隔物124的斜度决定。使用选择性地蚀刻来形成沟槽128抑制了对在栅极104和栅极间隔物106的边缘上方形成的芯轴间隔物124的部分的移除。维持沟槽128中芯轴间隔物124的宽度和轮廓抑制了栅极104的暴露部分与用于填充所述沟槽的材料接触，即使在所述沟槽、芯轴120、所述芯轴间隔物或所述栅极中存在某种程度的未对准。
[0071]在沟槽128的形成之后，所述沟槽可用导电材料130来填充，如图10所示。导电材料130可包括但不限于钨、铜、钛、氮化钛或其组合。导电材料130可使用本领域已知的方法来形成为导电材料层，所述已知的方法例如但不限于溅射沉积或无电沉积。在某些实施方案中，导电材料130使用将下伏层封装在导电材料中的平面沉积工艺来形成。将下伏层封装在导电材料130中确保了沟槽128由所述导电材料完全填充。
[0072]在用导电材料130填充沟槽128之后，可将晶体管100平坦化，如图11所示。晶体管100可通过例如晶体管的CMP来平坦化。晶体管100的平坦化可包括对材料的移除，以使得芯轴120和芯轴间隔物124的顶部部分暴露于平坦表面处。在晶体管100的平坦化后，沟槽128中的导电材料130形成连至源极/漏极112的沟槽触点132。
[0073]沟槽触点132形成为具有沟槽128的轮廓，其中所述沟槽触点的顶部比底部更宽。因此，沟槽触点132具有由芯轴间隔物124的斜度决定的斜度。芯轴间隔物124和沟槽触点132的倾斜轮廓抑制了沟槽触点132中的导电材料130与栅极104接触(短接)。例如，如果在栅极、沟槽触点的形成期间或在其它工艺步骤期间存在任何未对准，那么在现有技术器件中可发生沟槽触点与栅极之间的短接。如图11所示，因为芯轴间隔物124以较宽底部轮廓延伸超出栅极104(和栅极间隔物106)的边缘，所以在沟槽触点132与栅极104之间几乎没有或没有存在短接的可能性，并且所述沟槽触点是自对准的。
[0074]在某些实施方案中，由于芯轴间隔物124的斜度和宽度所产生的关键尺寸减小的沟槽触点底部，从栅极104至沟槽触点132的电容耦合降低。在某些实施方案中，加宽了栅极104的宽度。可加宽栅极104而不增加与沟槽触点132短接的可能性，这是因为芯轴间隔物124的斜度和宽度所产生的沟槽触点在源极/漏极112上方的自对准。加宽栅极104可提供较小的泄漏、更好的功率降低和提高的性能特性。沟槽触点132的自对准还提供了提高的制造收益(例如，如短接或未对准的制造问题的可能性降低)。
[0075]在平坦化工艺之后，绝缘层134在晶体管100的所述平坦表面上方形成(沉积)，如图12所示。在某些实施方案中，绝缘层134包括氮化硅或与芯轴120和芯轴间隔物124相同的绝缘材料。绝缘层134可使用本领域已知的方法来形成，所述已知的方法例如但不限于等离子体沉积。在某些实施方案中，绝缘层134使用平面沉积工艺来形成。绝缘层134可以是封装下伏层的薄绝缘层。
[0076]在某些实施方案中，绝缘层136在绝缘层134上方形成(沉积)，如图13所示。在某些实施方案中，绝缘层136包括氧化硅或与绝缘层114和绝缘层116相同的绝缘材料。绝缘层136可以使用本领域已知的方法来形成，所述已知的方法例如但不限于TEOS沉积。在某些实施方案中，绝缘层136使用平面沉积工艺来形成。绝缘层136可以是封装下伏绝缘层134的厚绝缘层。
[0077]在绝缘层136的沉积之后，形成穿过绝缘层136和绝缘层134到达沟槽触点132的沟槽138，如图14所示。在某些实施方案中，沟槽138用于连至沟槽触点132和源极/漏极112的局部互连。如图14所示，沟槽触点132的宽顶部轮廓为沟槽138 (和使用沟槽制成的局部互连)与所述沟槽触点之间的对准提供了更多容差。
[0078]在某些实施方案中，使用两步蚀刻工艺形成沟槽138。第一步骤可使用绝缘层134作为蚀刻终止层蚀刻穿过绝缘层136 (氧化硅蚀刻)。第二步骤可蚀刻穿过绝缘层134 (氮化硅)到达沟槽触点132。
[0079]在某些实施方案中，沟槽140穿过绝缘层136形成，如图15所示。可使用绝缘层134作为蚀刻终止层形成穿过绝缘层136到达绝缘层134的沟槽140。沟槽140可用于形成连至栅极104’ (图15中右侧的栅极)的局部互连路线。可将栅极104’与晶体管100中的其它栅极隔离(例如，栅极104’位于所述晶体管的隔离区中并且其它栅极位于有源区中)。将除栅极104’之外的栅极上方的沟槽140和沟槽138组合，允许所述局部互连加以合并而不与栅极104’连接。
[0080]在沟槽140的形成后，栅极开放沟槽142可在所述栅极上方形成以与栅极104’连接，如图16所示。沟槽142可以是栅极开放沟槽。沟槽142可通过使用例如氮化硅蚀刻工艺蚀刻穿过栅极104’上方的芯轴120和芯轴间隔物124来形成。使用沟槽142与栅极104’连接，允许所述栅极得以选择性地连接而不与晶体管100中的其它栅极连接。所述蚀刻工艺可以是定时蚀刻工艺，以便限制进入围绕栅极104’的栅极间隔物106中的显著过度蚀刻。在某些实施方案中，形成沟槽142的所述蚀刻工艺是自对准工艺，因此所述蚀刻工艺对芯轴120和芯轴间隔物124的绝缘材料(例如氮化硅)具有选择性，并且所述蚀刻工艺不会蚀刻进入绝缘层114 (氧化硅)。沟槽138、沟槽140和沟槽142的组合可为沟槽触点132 (接触源极/漏极112)与栅极104’之间的布线提供一种简单、双向的局部互连方案。
[0081]在某些实施方案中，可使用针对绝缘层136中的绝缘材料的第一蚀刻工艺来形成绝缘层136中的沟槽140和沟槽138的部分。接着可使用第二蚀刻工艺来移除绝缘层134中处于沟槽138中的部分，所述第二蚀刻工艺利用掩模来阻止沟槽140下方的绝缘层134被蚀刻。在某些实施方案中，针对绝缘层134的所述第二蚀刻工艺还可用于形成连至栅极104，的沟槽142。
[0082]使用导电材料填充沟槽138、沟槽140和沟槽142形成了局部互连144A、局部互连144B和局部互连144C，如图17所示。在某些实施方案中，沟槽138、沟槽140和沟槽142同时用导电材料进行填充。用于形成局部互连144A、局部互连144B和局部互连144C的导电材料可与用于形成沟槽触点132的材料(例如钨或铜)相同。在某些实施方案中，由于双向布线和栅极开放沟槽142的使用，局部互连144A、局部互连144B和局部互连144C比其它布线方案中所用的局部互连更厚。使用较厚局部互连可通过在局部互连层中提供较低的电阻来提高晶体管性能。
[0083]在某些实施方案中，在使用导电材料填充沟槽138、沟槽140和沟槽142后，将晶体管100平坦化(例如使用CMP)来形成如图17所示的平坦表面。图18描绘晶体管100的一个替代实施方案，所述替代实施方案与图17所示的实施方案的区别在于:使用了图4示出的实施方案中所描绘的位于绝缘层116下方的薄绝缘层118。
[0084]如图15至图18所示，形成局部互连144C的工艺包括蚀刻(形成沟槽)和/或填充具有相对大的台阶高度的沟槽。例如，当形成穿过绝缘层136中的沟槽140连至栅极104’的栅极开放沟槽142时，存在大台阶高度，如图16所示。由于所述工艺期间高度变化较大，这类大台阶高度可能难以可控制地蚀刻和填充。例如，由于器件顶部表面(绝缘层136的顶部)与栅极104’的上部表面之间高度台阶较大，可能难以控制栅极开放沟槽142的纵横比。
[0085]为了克服大台阶高度的问题并且为了提供一种可提供较好良率的较简单工艺流程，可能要提供一种允许在单一工艺中填充栅极开放沟槽和沟槽触点的工艺。同时填充栅极开放沟槽和沟槽触点可提供一种较简单工艺，其中与形成连至所述开放栅极的局部互连相关联的蚀刻和填充步骤期间的台阶高度减小。
[0086]图19至图29描绘使用替代工艺形成的晶体管200的结构的截面侧视图，所述替代工艺用于从图8所描绘的晶体管100 (例如，晶体管200是晶体管100的替代实施方案)的结构持续形成沟槽触点和局部互连。在绝缘层126的形成后，如图8所示，使用由抗蚀剂202形成的抗蚀图案形成穿过绝缘层126和绝缘层114到达源极/漏极112的沟槽128，如图19所示。沟槽128可使用选择性地蚀刻绝缘层126和绝缘层114中的绝缘材料(例如氧化硅)，而不蚀刻芯轴120和芯轴间隔物124中的绝缘材料(例如氮化硅)的蚀刻工艺来形成。
[0087]在沟槽128的形成之后，可使用由抗蚀剂202形成的另一抗蚀图案来图案化晶体管200，以便形成栅极开放沟槽142，如图20所示。可通过使用第一蚀刻工艺(例如氧化硅蚀刻工艺)蚀刻绝缘层126到达芯轴120，并且接着使用第二蚀刻工艺(例如氮化硅蚀刻工艺)蚀刻穿过栅极104’ (隔离栅极)上方的芯轴120和芯轴间隔物124来形成沟槽142。在某些实施方案中，使用芯轴120和芯轴间隔物124作为用于所述第一蚀刻工艺的蚀刻终止层。在某些实施方案中，需要第三蚀刻工艺来蚀刻穿过绝缘层118 (如图4所示)，所述绝缘层可用作用于所述第二蚀刻工艺的蚀刻终止层。
[0088]在某些实施方案中，所述蚀刻工艺中的一种或多种是定时蚀刻工艺，以便限制显著的过度蚀刻(例如进入围绕栅极104’的栅极间隔物106)。在某些实施方案中，形成沟槽142的所述第二蚀刻工艺是自对准工艺，因此所述第二蚀刻工艺对芯轴120和芯轴间隔物124的绝缘材料(例如氮化硅)具有选择性，并且所述第二蚀刻工艺不会蚀刻进入绝缘层114 (氧化硅)中。
[0089]因为栅极开放沟槽142是在沟槽128的形成后立即形成，如图20所示，所以用于形成所述栅极开放沟槽的所述蚀刻工艺相比用于形成图16所描述的栅极开放沟槽的实施方案中所示的工艺而言是一种较浅蚀刻，所述较浅蚀刻涉及在形成沟槽128和栅极开放沟槽142之间的一些中间步骤。所述较浅蚀刻工艺提供对栅极开放沟槽142中的纵横比的改进控制。如图20所示，用于形成针对栅极开放沟槽142的抗蚀图案的抗蚀剂202可填充沟槽128，以便抑制在所述栅极开放沟槽形成期间对沟槽128的蚀刻。
[0090]在栅极开放沟槽142的形成后，可移除抗蚀剂202以暴露沟槽128和所述栅极开放沟槽，如图21所示。沟槽128和栅极开放沟槽142可具有相对类似的台阶高度。在移除抗蚀剂之后，使用导电材料130填充沟槽128和栅极开放沟槽142，如图22所示。在某些方案中，在单一工艺(例如相同的工艺)中使用导电材料130填充沟槽128和栅极开放沟槽142。
[0091]导电材料130可包括但不限于钨、铜、钛、氮化钛或其组合。导电材料130可使用本领域已知的方法形成为导电材料层，所述已知的方法例如但不限于溅射沉积或无电沉积。在某些实施方案中，导电材料130使用将下伏层封装在所述导电材料中的平面沉积工艺来形成。将下伏层封装在导电材料130中确保了沟槽128和栅极开放沟槽142由所述导电材料完全填充。
[0092]在用导电材料130填充沟槽128和栅极开放沟槽142之后，可将晶体管200平坦化，如图23所示。晶体管200可通过例如晶体管的CMP来平坦化。晶体管200的平坦化可包括对材料的移除，以使得芯轴120和芯轴间隔物124的顶部部分暴露于所述平坦表面处。在晶体管200的平坦化后，沟槽128中的导电材料130形成连至源极/漏极112的沟槽触点132，并且栅极开放沟槽142中的导电材料130形成连至栅极104’的栅极开放沟槽触点204。
[0093]在所述平坦化工艺之后，绝缘层134和绝缘层136在晶体管200的所述平坦表面上方形成(沉积)，如图24所示。在某些实施方案中，绝缘层134包括氮化娃或与芯轴120和芯轴间隔物124相同的绝缘材料。绝缘层134可使用本领域已知的方法来形成，所述已知的方法例如但不限于等离子体沉积。在某些实施方案中，绝缘层134使用平面沉积工艺来形成。绝缘层134可以是封装下伏层的薄绝缘层。
[0094]在某些实施方案中，绝缘层136包括氧化硅或与绝缘层114和绝缘层116相同的绝缘材料。绝缘层136可使用本领域已知的方法来形成，所述已知的方法例如但不限于TEOS沉积。在某些实施方案中，绝缘层136使用平面沉积工艺来形成。绝缘层136可以是封装下伏绝缘层134的厚绝缘层。
[0095]在绝缘层136的沉积之后，使用由抗蚀剂202形成的抗蚀图案形成穿过绝缘层136的沟槽206，如图25所示。在某些实施方案中，绝缘层134用作用于形成穿过绝缘层136的沟槽206的蚀刻终止层。在某些实施方案中，不使用绝缘层134(没有蚀刻终止层)。在没有蚀刻终止层的实施方案中，使用定时蚀刻来控制穿过绝缘层136形成的沟槽206的深度。然而，如果控制不当，那么定时蚀刻可具有过度蚀刻的潜在问题。
[0096]在沟槽206的形成之后，可使用由抗蚀剂202形成的另一抗蚀图案来形成穿过绝缘层136的沟槽208，如图26所示。可使用绝缘层134作为所述蚀刻终止层来形成穿过绝缘层136到达绝缘层134的沟槽208，或可使用定时蚀刻而不用绝缘层134来形成沟槽208。
[0097]为了完成沟槽206和沟槽208的形成，可使用蚀刻工艺从所述沟槽中移除绝缘层134，并且可从晶体管200的表面移除抗蚀剂202，如图27所示。在某些实施方案中，用于移除绝缘层134的蚀刻工艺是定时蚀刻工艺，以便抑制过度蚀刻进入暴露于沟槽208中的芯轴120和芯轴间隔物124。
[0098]在某些实施方案中，沟槽206用于连至沟槽触点132和源极/漏极112的局部互连。沟槽208可用于形成连至栅极104’(图27中右侧的栅极)的局部互连路线。在某些实施方案中，沟槽208与沟槽206中的一个组合来合并用于栅极104’(隔离栅极)的局部互连与用于沟槽触点132和源极/漏极112的局部互连。沟槽206和沟槽208的组合可为沟槽触点132(接触源极/漏极112)与栅极104’之间的布线提供一种简单、双向的局部互连方案。
[0099]在移除绝缘层134后，可使用导电材料210填充沟槽206和沟槽208，如图28所示。导电材料210可包括但不限于钨、铜、钛、氮化钛或其组合。导电材料210可使用本领域已知的方法形成为导电材料层，所述已知的方法例如但不限于溅射沉积或无电沉积。导电材料210可与用于形成沟槽触点132的材料(例如导电材料130)相同。在某些实施方案中，导电材料210使用将下伏层封装在所述导电材料中的平面沉积工艺来形成。将下伏层封装在导电材料210中确保了沟槽206和沟槽208由所述导电材料完全填充。
[0100]在用导电材料210填充沟槽206和沟槽208之后，可将晶体管200平坦化(例如使用CMP)，如图29所示。晶体管200的平坦化可包括对材料的移除，以使得绝缘层136的一个或多个部分暴露在所述平坦表面处。在晶体管200的平坦化后，沟槽206中的导电材料210形成连至沟槽触点132的局部互连212A，并且沟槽208中的导电材料210形成连至栅极开放沟槽触点204的局部互连212B。如图29所示，栅极开放沟槽触点204具有与局部互连212B的界面，而不是为连续材料的局部互连和栅极开放沟槽(例如，图17中所描绘的局部互连144C和栅极开放沟槽142)。
[0101]在某些实施方案中，如图29所示，由于双向布线和栅极开放沟槽触点204的使用，局部互连212A和212B比其它布线方案中所用的局部互连更厚。使用较厚局部互连可通过在局部互连层中提供较低的电阻来提高晶体管性能。在某些实施方案中，在沟槽触点132与栅极开放沟槽触点204之间利用局部互连212A和局部互连212B的布线提供了较好的单元密度并允许较好的技术缩放(例如缩减至15nm技术)和/或减小的库单元尺寸。在某些实施方案中，通过允许用于在绝缘层136中的沟槽触点和/或栅极开放沟槽之间的布线的多种选择，在沟槽触点132与栅极开放沟槽触点204之间利用局部互连212A和局部互连212B的布线提供了布线灵活性。
[0102]图2至图29所描绘的工艺实施方案可利用与栅极的源极/漏极连接的自对准沟槽触点来产生一种简单的局部互连方案，所述局部互连延伸到替换栅极流程上方并且与沟槽触点和栅极连接。本文所述的一些工艺实施方案可提供较低的栅极至沟槽触点与局部互连的耦合电容。与先前的替换栅极流程连接方案相比，使用本文所述的工艺实施方案可进一步减少层之间的电阻界面数量。另外，本文所述的自对准工艺实施方案由于降低了触点之间未对准的可能性而可提供较好的制造良率，并且本文所述的工艺提供一种比先前的替换栅极流程连接方案和/或利用选择性蚀刻层和较严格对准规则的工艺流程更简单的工艺流程。
[0103]如以上对图2至图29所述的工艺实施方案可用于形成利用如图2所示的替换栅极流程的任何半导体器件。例如，上述实施方案可用于形成用于以下的半导体器件:微处理器、存储设备(例如SRAM设备)、移动技术设备或在制造期间利用替换栅极流程的任何其它设备技术。
[0104]根据本说明书，本发明的各方面的其它修改和替代实施方案对本领域技术人员而言是显而易见的。因此，本说明书仅意图解释为说明性的，并且其目的是教导本领域技术人员实施本发明的一般方式。应理解，本文所示出和描述的本发明的形式应当视为目前的优选实施方案。本文所示出和描述的元件和材料可予以替换，部件和工艺可加以反转，并且可独立地利用本发明的某些特征，所有这些在本领域技术人员受益于本发明的描述之后都是明显的。可在不背离如随附权利要求所述的本发明的精神和范围的情况下对本文所述的各要素做出改变。
【权利要求】
1.一种半导体器件制造工艺，其包括: 提供晶体管，所述晶体管包括在半导体衬底上的多个替换金属栅极，其中第一栅极具有源极和漏极并且至少一个第二栅极与所述第一栅极隔离，其中所述晶体管包括围绕每一第一栅极的具有第一绝缘材料的栅极间隔物，和在所述栅极间隔物之间的具有第二绝缘材料的第一绝缘层，并且其中所述第二绝缘材料中的至少一些覆盖所述第一栅极的源极和漏极； 形成在所述栅极上方对准的一个或多个绝缘芯轴，其中所述绝缘芯轴包含所述第一绝缘材料； 形成围绕每一绝缘芯轴的芯轴间隔物，其中所述芯轴间隔物包含所述第一绝缘材料； 形成在所述晶体管上方的具有所述第二绝缘材料的第二绝缘层； 通过从所述晶体管的介于所述绝缘芯轴之间的部分移除所述第二绝缘材料，形成连至所述第一栅极的所述源极和漏极的一个或多个第一沟槽； 通过移除所述第二栅极上方的具有所述第一绝缘材料和所述第二绝缘材料的部分，形成连至所述第二栅极的第二沟槽；以及 用导电材料填充所述第一沟槽和所述第二沟槽，以形成连至所述第一栅极的所述源极和漏极的第一触点和连 至所述第二栅极的第二触点。
2.如权利要求1所述的工艺，其进一步包括在单一工艺中用导电材料填充所述第一沟槽和所述第二沟槽。
3.如权利要求1所述的工艺，其中每一绝缘芯轴具有与其下伏栅极大致相同的宽度，其中每一芯轴至少与其下伏栅极一样宽。
4.如权利要求1所述的工艺，其中每一芯轴间隔物具有从底部较宽向顶部较窄倾斜的轮廓。
5.如权利要求1所述的工艺，其中每一芯轴间隔物的至少一部分暴露在所述第一沟槽的每一个中。
6.如权利要求1所述的工艺，其中所述绝缘芯轴的边缘延伸经过所述栅极的边缘。
7.如权利要求1所述的工艺，其中所述芯轴间隔物的边缘延伸经过所述栅极间隔物的边缘。
8.如权利要求1所述的工艺，其进一步包括通过在选择性地移除第二绝缘材料而不移除第一绝缘材料的工艺中移除所述第二绝缘材料，形成连至所述第一栅极的所述源极和漏极的所述第一沟槽。
9.如权利要求1所述的工艺，其进一步包括在形成所述绝缘芯轴之前在所述晶体管上方形成具有所述第二绝缘材料的薄层。
10.如权利要求1所述的工艺，其中所述第一触点包括由所述芯轴间隔物的斜度决定的斜度。
11.如权利要求1所述的工艺，其进一步包括在用导电材料填充所述第一沟槽和所述第二沟槽之后平坦化所述晶体管。
12.如权利要求1所述的工艺，其中使用CAD(计算机辅助设计)设计的界定所述第一沟槽和所述第二沟槽的抗蚀图案来完成所述第一沟槽和所述第二沟槽的形成。
13.如权利要求1所述的工艺，其进一步包括:在所述晶体管上方形成第三绝缘层； 通过移除所述第三绝缘层的部分，形成穿过所述第三绝缘层到达所述第一触点和所述第二触点的第三沟槽；以及 通过将导电材料沉积在穿过所述第三绝缘层形成的所述第三沟槽中，形成连至所述第一触点和所述第二触点的局部互连。
14.如权利要求1所述的工艺，其进一步包括在选择性地移除第一绝缘材料而非第二绝缘材料的工艺中，将所述栅极上方的具有所述第一绝缘材料的部分移除，以使得所述沟槽与所述栅极对准。
15.—种半导体器件,其包括: 在半导体衬底上的多个替换金属栅极，其中第一栅极具有源极和漏极并且至少一个第二栅极与所述第一栅极隔离； 围绕每一第一栅极的具有第一绝缘材料的栅极间隔物； 在所述栅极间隔物之间的具有第二绝缘材料的第一绝缘层，其中所述第二绝缘材料中的至少一些覆盖所述第一栅极的源极和漏极； 在所述栅极上方对 准的一个或多个绝缘芯轴，其中所述绝缘芯轴包含所述第一绝缘材料； 围绕每一绝缘芯轴的芯轴间隔物，其中所述芯轴间隔物包含所述第一绝缘材料； 连至所述第一栅极的所述源极和漏极的一个或多个第一触点，所述第一触点穿过所述芯轴间隔物之间的所述第一绝缘层； 连至所述至少一个第二栅极的第二触点，所述第二触点穿过所述第二栅极上方的所述第一绝缘材料； 在所述晶体管上方的第三绝缘层；以及 一个或多个局部互连，其穿过所述第三绝缘层接触所述第一触点和所述第二触点。
16.如权利要求15所述的器件，其中连至所述至少一个第二栅极的所述第二触点穿过所述第二栅极上方的所述芯轴。
17.如权利要求15所述的器件，其中每一绝缘芯轴具有与其下伏栅极大致相同的宽度，其中每一芯轴至少与其下伏栅极一样宽。
18.如权利要求15所述的器件，其中每一芯轴间隔物具有从底部较宽向顶部较窄倾斜的轮廓。
19.如权利要求15所述的器件，其中所述第一触点具有匹配所述芯轴间隔物的斜度的轮廓，以使得所述第一触点的顶部比底部更宽。
20.如权利要求15所述的器件，其中所述第一触点不与所述栅极短接。
21.如权利要求15所述的器件，其中所述第三绝缘层包含所述第二绝缘材料。
22.如权利要求15所述的器件，其中所述第一栅极位于所述半导体器件的有源区中，并且所述第二栅极位于所述半导体器件的隔离区中。
23.一种存储多个指令的计算机可读存储介质，当所述指令被执行时，产生可用于一种半导体工艺中的一个或多个抗蚀图案，所述半导体工艺包括: 提供晶体管，所述晶体管包括在半导体衬底上的多个替换金属栅极，其中第一栅极具有源极和漏极并且至少一个第二栅极与所述第一栅极隔离，其中所述晶体管包括围绕每一第一栅极的具有第一绝缘材料的栅极间隔物，和在所述栅极间隔物之间的具有第二绝缘材料的第一绝缘层，并且其中所述第二绝缘材料中的至少一些覆盖所述第一栅极的源极和漏极； 形成在所述栅极上方对准的一个或多个绝缘芯轴，其中所述绝缘芯轴包含所述第一绝缘材料； 形成围绕每一绝缘芯轴的芯轴间隔物，其中所述芯轴间隔物包含所述第一绝缘材料； 形成在所述晶体管上方的具有所述第二绝缘材料的第二绝缘层； 通过从所述晶体管的介于所述绝缘芯轴之间的部分移除所述第二绝缘材料，形成连至所述第一栅极的所述源极和漏极的一个或多个第一沟槽；以及 通过移除所述第二栅极上方的具有所述第一绝缘材料和所述第二绝缘材料的部分，形成连至所述第二栅极的第二沟槽；以及 用导电材料填充所述第一沟槽和所述第二沟槽，以形成连至所述第一栅极的所述源极和漏极的第一触点，和连至所述第二栅极的第二触点。
24.一种存储多个指令的计算机可读存储介质，当所述指令被执行时，产生一种半导体器件，所述半导体器件包括: 在半导体衬底上的多个替换金属栅极，其中第一栅极具有源极和漏极并且至少一个第二栅极与所述第一栅极隔离； 围绕每一第一栅极的具有第一绝缘材料的栅极间隔物； 在所述栅极间隔物之间的具有第二绝缘材料的第一绝缘层，其中所述第二绝缘材料中的至少一些覆盖所述第一栅极的源极和漏极； 在所述栅极上方对准的一个或多个绝缘芯轴，其中所述绝缘芯轴包含所述第一绝缘材料； 围绕每一绝缘芯轴的芯轴间隔物，其中所述芯轴间隔物包含所述第一绝缘材料； 连至所述第一栅极的所述源极和漏极的一个或多个第一触点，所述第一触点穿过所述芯轴间隔物之间的所述第一绝缘层； 连至所述至少一个第二栅极的第二触点，所述第二触点穿过所述第二栅极上方的所述第一绝缘材料； 在所述晶体管上方的第三绝缘层；以及 一个或多个局部互连，其穿过所述第三绝缘层接触所述第一触点和所述第二触点。
【文档编号】H01L21/768GK103946971SQ201280055885
【公开日】2014年7月23日 申请日期:2012年11月1日 优先权日:2011年11月14日
【发明者】理查德·T·舒尔茨 申请人:超威半导体公司