本发明涉及半导体集成电路领域。本发明的实施例更具体地针对应用于晶体管栅极的存储模拟电平的结构。
背景技术：
半导体集成电路的重要一类是采用模拟电路功能的那些电路，其中输入和输出信号和信息被同样地通信和处理。模拟电路功能在多个不同领域中是重要的，如仪表和控制系统，音频应用，大规模电子系统的功率管理，通信功能，电机控制功能(如在硬盘驱动器中)等等。某些集成电路，例如接口电路，如模拟数字转换器(ADC)和数字模拟转换器(DAC)，包括模拟功能和数字功能。
通常，模拟集成电路功能依赖于芯片上建立和调节的参考电平(电压和电流)。这些参考电平通常涉及这类功能，如信号测量、信号调节、转换和接口功能(ADC和DAC)等等。模拟集成电路的适当功能，且特别是对电源电压、温度和其他操作条件的变化下的这种功能，通常严重依赖于在这种变化下参考电压和电流的稳定性。此外，反映在集成电路物理参数中的制造变化可影响这些集成电路中生成的参考电平。
因此，许多模拟集成电路包括“修整”或调解片上精度参考电路以及这些集成电路内其它电路功能的某些能力。修整通常是在被制造的原始电路的性能的电气测量或其他评估后，在制造时执行的。这类修整和调节的不同技术是已知的，包括电阻器的激光修整，以及以选择性分流电阻器排(resistor bank)中电阻器的数字控制字编程熔丝或反熔丝。近来，已经考虑将可编程非易失性存储器元件用作修整元件，例如取代熔丝或反熔丝。这些非易失性存储器元件的例子包括浮动栅极金属氧化物半导体(MOS)晶体管，其中晶体管的状态是由在浮动栅极电极捕获的电荷限定的。器件的编程是通过如Fowler-Nordheim隧穿和热载流子注入的机理实现的。
某些模拟应用，如高精度ADC和DAC要求极其精确和稳定的参考电路。不仅参考电平具有高初始精度(如5V量级的参考电压的精度为1mV量级)，而且通常也需要5ppm/℃量级的温度稳定性，和10ppm/1000小时量级的长期漂移。为了实现这样的精度，更直接地修整电路元件是有用的，如在参考电路的输入端和放大器反馈回路中的电路元件。此外，电路元件的这种直接修整可导致与电阻器排型修整电路相比减少的功率消耗，因此很好地适用于现代电池驱动的应用。
使用浮动栅极技术直接在参考电路放大器修整电容器是有吸引力的，这是由于根据现代编程方法编程电荷的精度，还因为编程操作可通过纯电气装置执行。但考虑到修整仅可在制造时执行，所以这类修整中使用的任何捕获的电荷必须在器件的寿命期间保持在浮动栅极。结合本发明，已经注意到模拟集成电路中传统电容器介电膜随时间有一定程度的泄露。这类传统电容器介电体的例子是通过等离子体增强的化学气相沉积工艺(PECVD)沉积的氮化硅。类似地，在传统模拟电路中使用浮动栅极电容器技术要求额外的昂贵的工艺，如特别是用于可编程电容器的介电膜的沉积，额外导电层的沉积和图案化等等。
Ahuja等人的“A Very High Precision 500-nA CMOS Floating-Gate Analog Voltage Reference”，J.Solid-State Circ.，Vol.40,No.12(IEEE，2005年12月)，pp.2364-72描述了在精确模拟参考电路中浮动栅极技术的使用。在本文中，浮动栅极器件被构造为双级多晶硅器件。两个多晶硅级之间的隧穿区域被形成为的二氧化硅膜。在给定的沉积分隔的隧穿氧化物膜的要求下，在该结构中实施的制造工艺被认为是相对昂贵的。此外，该方法使用相对厚的隧穿氧化物膜，其导致相对小的单位面积电容。
如上文所述，模拟浮动栅极电极有效地提供非易失性模拟存储器的功能，以在浮动栅极电极捕获的电荷水平的形式存储模拟电平。对在模拟浮动栅极电极的存储状态的感测通常是通过用作MOS晶体管的栅极电极的一部分模拟浮动栅极电极执行的。以该方式，MOS晶体管在源极/漏极偏压下的导通反映在其栅极电极的电势，且因此关联到在模拟浮动栅极电极捕获的电荷的水平。同时在审并共同受让的2011年3月22日提交的申请S.N.13/070222的标题为“Low Leakage Capacitor for Analog Floating-Gate Integrated Circuits”(用于模拟浮动栅极集成电路的低漏电容器)，其包括在此以供参考，该申请描述了这类模拟浮动栅极结构。
在某些应用中，用互补MOS(CMOS)方式实现模拟浮动栅存储器功能是理想的，其中模拟浮动栅极电极用作n沟道MOS晶体管和p沟道MOS晶体管的栅极电极。这类结构允许通过CMOS晶体管对的公共漏极节点处的电压实现充电状态的感测，以便于存储电平的感测和通信。然而，如本领域已知，n型掺杂的硅栅极电极用于n沟道MOS晶体管是理想的，且p型掺杂的硅栅极电极用于p沟道MOS晶体管也是理想的。因此，为了单一多晶硅浮动栅极电极用作p沟道和n沟道器件的栅极，该多晶硅电极优选包括p型和n型部分以分别用于那些相应的晶体管栅极。然而，如本领域已知，在单个硅元件中提供p型和n型区域必然在该元件内导致p-n(即整流)结。图1以截面示出传统集成电路环境中，这类多晶硅浮动栅极电极16的一部分的例子，其中该多晶硅浮动栅极电极16包括在n型部分16n之间的p型部分16p。
在该例子中，电极16被形成在多晶硅层中，上覆在衬底10表面的栅极介电膜17上。电极16的P型掺杂的部分16p上覆在n型阱12上；重掺杂的p型源极/漏极区设置在阱12内(如与图1的视角正交)，通常以传统方式相对于电极16以自对准方式设置。阱12设置在绝缘介电结构15之间，如本领域通常情形。在该传统例子中，在远离n型阱12的某个位置处，电极16为n型掺杂，如图所示，在p型部分16p的两端形成n型掺杂部分16n。在CMOS浮动栅极情形中，电极16在一个或两个这些方向上延伸其长度，以形成n沟道MOS晶体管栅极。如果以如下所述的在模拟浮动栅电路实施，则电极16也可用作存储电容器的极板和至少一个隧道电容器的极板。
在图1的传统例子中，p-n冶金结自然形成在p型掺杂部分16p和n型掺杂部分16n中一个之间的每个接口处。结合本发明，已经观察到在传统结构中，在这些冶金结处限定的二极管改变浮动栅极电极16的可编程性。如本领域技术人员将认识到的那样，考虑到该二极管被限定在多晶硅而非单晶硅中，这种冶金结处二极管的质量倾向于在集成电路中不同实例之间不一致，且特别随制造批次的不同而不同。二极管质量将依赖于物理特征，如相对电极16宽度的多晶硅中晶粒的尺寸，膜内特别是冶金结处晶粒边界的对准等等。类似地，在某些情形中，这种二极管有一定程度漏电(即，工作为弱性能二极管，在其反偏状态导通)，同时在其他情形中，该二极管性能相对好(即，在反偏状态相对低导通)。在任何情形中，沿电极16的信号或电压的传播将由于这些二极管而延迟。对于如图1所示构造的电极16，其被实施为单一晶体管栅极和浮动栅极电容器极板，如在模拟浮动栅极结构中，这些二极管将导致存储的状态或电平的弱编程能力。
通过进一步的背景知识，2011年3月23日申请的同时在审且共同受让的申请S.N.13/070264标题为“Unitary Floating-Gate Electrode with Both N-Type and P-Type Gates”(具有N型和P型栅极的单一浮动栅极电极)，该申请包括在此以供参考，其描述了单个多晶硅(即，多晶硅)单一浮动栅极电极。在其上电荷被捕获从而设定元件的状态，且其用作CMOS电路中n沟道和p沟道MOS晶体管的栅极电极。如本文所述，模拟浮动栅极电极以捕获的电荷可长时间储存的方式被构造。模拟浮动栅极电极是在多晶硅栅极水平上形成的，并包括用作n沟道和p沟道MOS晶体管的栅极电极的n型和p型掺杂部分。在多晶硅电极的选择位置处覆层的硅化物短路单一电极的n型和p型掺杂区域之间的p-n结。
利用进一步的背景，“掩埋沟道”型MOS晶体管是本领域已知的。这类掩埋沟道MOS晶体管通常是利用对沟道区域进行一定剂量和能量的反掺杂离子注入的方式而构造的，例如将硼注入到n阱区域，以使得最终源极/漏极导电沟道在沟道区域表面以下的所需深度。传统掩埋沟道晶体管的多晶硅栅极电极通常被掺杂为与晶体管沟道导电类型相反的导电类型(如，对于p沟道掩埋沟道MOS晶体管为n型掺杂的栅极电极)。
技术实现要素：
本发明的实施例提供可编程模拟浮动栅极元件，及其制造方法，其中掺杂为一种导电类型(如，n型)的单一多晶硅元件可用作CMOS环境中p沟道和n沟道晶体管的栅极电极。
本发明的实施例提供这类元件和方法，其可在现有CMOS制造工艺流中被有效地实施。
本领域技术人员可从下面的说明和附图中明显看出本发明实施例的其他目的和优点。
本发明实施例可以在多晶硅栅极水平实施在集成电路中。该集成电路可包括多晶硅栅极电极，其被掺杂为单一导电类型(如，n型)。在模拟浮动栅极存储器环境中，该相同多晶硅水平以及实际上某些相同栅极电极元件可被用作电容器极板。在这类集成电路中，给定掺杂的多晶硅栅极电极的部分上覆两种导电类型的有源区域，从而分别用作n沟道和p沟道晶体管的栅极电极。与栅极电极(如n型)相对掺杂的沟道导电型晶体管(如，p沟道晶体管)包括掩埋沟道，其允许相对掺杂的栅极电极以建立所需的晶体管特征。
附图说明
图1是包括n型和p型部分的传统浮动栅极器件的部分的截面图。
图2a是根据本发明实施例构造的可编程浮动栅极器件的示意电气图。
图2b是根据本发明实施例的图1中器件的模拟电路应用的示意电气图。
图3a根据本发明实施例的模拟浮动栅极结构的物理构造的平面图。
图3b到3g是根据本发明实施例，结合图3a中模拟浮动栅极结构形成的结构的截面图。
图4是根据本发明实施例，说明图3a到3g中模拟浮动栅极结构的制造方法的流程图。
图5a到5e是根据图4中方法制造图3e和3f中晶体管的不同阶段的截面图。
具体实施方式
下面结合一个或多个实施例描述本发明，也就是实施到模拟浮动栅极结构中，因为考虑到本发明在用于这类应用时特别有益。然而，也考虑到本发明在其它电路和结构应用中也可提供重要益处。因此，应该理解下面的描述仅通过例子给出，而不是为了限制本发明所要求的真实范围。
图2a示出可实施本发明实施例到其中的模拟浮动栅极电路20的电气示意图。在该例子中，模拟浮动栅极电极22是用于多种功能的单电极。电极22用作p沟道金属氧化物半导体(MOS)晶体管24p和n沟道MOS晶体管24n的栅极电极，以及存储电容器26的第一极板。存储电容器26的第二极板耦连到参考电压，在该例子中也就是地电位。在该例子中，晶体管24n、24p的漏极在共同漏极节点CD被连接在一起，该节点延伸到下游电路，如感测放大器。在操作中，跨存储电容器26存储的电压确定MOS晶体管24p和24n的栅极电压，并因此确定对于晶体管24p源极Sp和晶体管24n的源极Sn之间给定的偏压，由晶体管24p和24n传导的相对电流。
在该实施中，模拟浮动栅极电极22可利用隧道电容器28a和28b被编程为特定模拟状态。模拟浮动栅极电极22也用作这些隧道电容器28a和28b中每一个的第一极板。在该例子中，隧道电容器28a的第二极板被连接到端子TP，而隧道电容器28b的第二极板连接到端子TN。隧道电容器28a和28b的电容器介电体被设定为相对的薄，从而允许根据诸如Fowler-Nordheim隧穿的机理，根据偏压在端子TP和TN以及模拟浮动栅极电极22之间传输电荷。
在操作中，模拟浮动栅极电路20响应端子TN处相对与端子TP处的电压和存储电容器26相对极板处的接地参考电压的适当负电压的脉冲，通过经隧道电容器28b到模拟浮动栅极电极22的电子隧穿而被编程的。对于完全编程的电位，这类“编程”脉冲的例子是在端子TN相对于端子TP和地电位约-11伏特的电压，时间约为20msec量级。电容器28a，28b和26的分压器将导致跨越隧道电容器28b出现的电压的大部分，以使得电子能够隧穿其电容器介电体到模拟浮动栅极电极22。考虑到模拟浮动栅极电极22和任何其它电路元件之间没有直接(即，DC)连接，这些电子将保持被模拟浮动栅极电极22捕获。相反，相对于端子TN和存储电容器26相对极板处的接地参考电压在端子TP施加适当正电压后，电子可通过隧穿隧道电容器28a到端子TP而从模拟浮动栅极电极22移去。电容器28b，28a和26的分压器将导致跨越隧道电容器28a出现的电压的大部分，以使得电子能够从模拟浮动栅极电极22隧穿到其电容器介电体。除去完全编程电位的这种“擦除”脉冲的例子是在端子TP相对端子TN和地电位约+11伏特的电压，时间约为20msec量级。编程和擦除脉冲的持续时间可被调节从而精确设定在模拟浮动栅极电极22的电荷状态。在模拟浮动栅极电极22捕获的电荷将因此限定跨存储电容器26的电压，且因此限定在MOS晶体管24p和24n的栅极电压。隧道电容器28b、28a因此使得在模拟浮动栅极电极22的电荷能够被精确设定，且因此使包括MOS晶体管24的电路的模拟状态能够精确调节。
在图2a所示形式的电路20基本构成模拟存储器元件，其存储可编程模拟电位，该可编程模拟电位通过在节点CD问询晶体管24p和24n的输出而被“读取”。可替换地，晶体管24p和24n可用作另一类型模拟电路或如放大器等的另一功能模拟电路的输入，这将结合图2b被描述。
图2b以参考电压电路21示出根据本发明实施例的电路实施的例子。参考电压电路21在误差放大器25的输出节点Vref生成参考电压，该放大器是传统的两输入运算放大器(op amp)，其偏压为从电源电压V+偏置。误差放大器25具有正(非反相)输入，其接收来自存储电容器26+的顶极板电压，存储电容器的另一极板被接地，该误差放大器还具有负(反相)输入，其连接到反馈电容器26-的一个极板，该电容器的另一个极板在节点Vref被连接到误差放大器25的输出。在该例子中，模拟浮动栅极结构22+用作电容器26+的顶极板，并通过用作在误差放大器25的非反相输入处的一个或多于一个MOS晶体管(未示出)的栅极电极而被施加于误差放大器25的非反相输入。类似地，模拟浮动栅极电极22-用作反馈电容器26-的极板，并同样通过用作误差放大器25的反相输入处的一个或多于一个MOS晶体管(未示出)的栅极电极而被施加于误差放大器25的反相输入。
图2b中参考电压电路21中每个模拟浮动栅极结构22+和22-可通过Fowler-Nordheim隧穿以需要的电荷水平被编程。模拟浮动栅极结构22+的编程是通过分别来自端子TRp1和TRn1的隧道电容器28a+和28b+实现的，且模拟浮动栅极电极22-的编程是通过分别来自端子TRp2和TRn2的隧道电容器28a-和28b-实现的。类似地，根据图2a中模拟浮动栅极电极22的一般化形式，参考电压电路21中模拟浮动栅极结构22+和22-被构造并实现功能。
在操作中，作为经隧道电容器28a+和28b+编程的结果，出现在误差放大器25的非反相输入端的电压由在模拟浮动栅极电极22+捕获的电荷量限定。类似地，作为经隧道电容器28a-和28b-编程的结果，施加到误差放大器25的反相输入端的反馈电压通过在模拟浮动栅极电极22-捕获的电荷量被调节。结果，在误差放大器25的输出节点Vref的参考电压水平，以及误差放大器25(即，反馈回路)的增益可在参考电压电路30中，通过在模拟浮动栅极电极22+和22-捕获的电荷编程而得到精确调节。
图2b中参考电压电路21仅是作为例子提供的。可以理解在其他电路环境中，包括可编程门阵列结构，模拟电路和数字电路中参考电路、电平位移电路、多位EEPROM存储器单元(即，其中每个浮动栅极存储器单元都能够存储中间电位)等等的修正能力，也可实施本发明实施例的模拟浮动栅极电路，这具有显著优点。本领域技术人员在参考了本说明书后可易于理解本发明实施例的这些和其他的替代应用。
如从图2a中显然看出，单一模拟浮动栅极电极22用作p沟道晶体管24p的栅极，并也用作n沟道晶体管24n的栅极。作为本领域的基础，传统p沟道MOS晶体管以p型多晶硅栅极被构造，n沟道MOS晶体管以n型多晶硅栅极被构造，从而获得有用的增强模式特征。但在用于模拟浮动栅极单元的单一栅极结构中，如果该单一电极中用作p沟道晶体管栅极的部分是p型掺杂的，且用作n沟道晶体管栅极和电容器极板的部分是n型掺杂的，则寄生二极管将出现在这些n型和p型部分之间的每个结处，如上面参考图1所的讨论。因为编程机理依赖于电子通过隧道电容器隧穿到单一浮动栅极电极，将被传导到p沟道晶体管栅极的这些电子的范围和速度取决于在电极的n型和p型部分之间的冶金结处二极管的特征，这类特征随不同单元显著改变。因此根据本发明，可以看出单一电极内这类寄生二极管将对编程和擦除性能造成相当大的可变性。
然而根据本发明实施例，单一多晶硅浮动栅极电极22在其整个长度内被掺杂为相同的导电类型(如n型)，包括在其用作p沟道MOS晶体管24p的部分中。类似地，在单一多晶硅浮动栅极电极22中没有p-n结而因此没有寄生二极管。单一多晶硅浮动栅极电极22的普通导电类型是由其构造实现的，包括作为“掩埋沟道”MOS晶体管的p沟道MOS晶体管24p，这将结合图3a到3g被描述。
图3a以平面图示出根据本发明实施例的电路构造，如结合图2a所示的电路。相应地，图3b到3g以截面图示出图3a中示出的根据本发明实施例的不同结构的构造，包括掩埋沟道p沟道MOS晶体管24p。应该理解图3a到3g中示出的元件的尺寸不必相对彼此按比例。例如，根据所用的制造技术，图3a中示出的元件宽度可实际上相对同一元件的长度比所示更薄。类似地，图3b到3g(以及下述图5a到5e)的截面图中元件的相对厚度可不相应于实际器件中所存在的情形。在任何情形中，应该理解本发明的实施例可用相对先进的制造技术实施，并延伸到亚微米尺度。因此考虑本领域技术人员在参考了本说明书后易于在所需制造技术中采用图3a到图3c的结构，无需过多的实验。
如图3a所示，模拟浮动栅极电极22是由多晶硅元件36构造的，该模拟浮动栅极电极在半导体晶片表面上延伸(或在绝缘硅片情形中，在表面具有半导体层的支撑晶片)从而实现多个器件或元件。如下面进一步详细描述，多晶硅元件36在整个长度上都是n型掺杂的。在该例子中，多晶硅元件36在一端具有增宽的部分，用作存储电容器26的下极板，并具有从存储电容器26延伸的伸长部分，其覆盖在有源区45n的两个实例和有源区45p的两个实例。在每个情形中，多晶硅元件36与有源区45n和45p被由二氧化硅，氮化硅，或这两者组合，或本领域已知的某些其他合适栅极介电材料形成的栅极介电层分开。图3a中示出的有源区45n和45p是以传统方式限定为没有绝缘介电结构的半导体表面区域。在有源区域45n的一个实例中，多晶硅电极36限定n沟道晶体管24n的栅极电极；在有源区域45n的另一个实例中，多晶硅电极36形成隧道电容器28b的上极板。类似地，在有源区域45p的一个实例中，多晶硅电极36形成p沟道晶体管24p的栅极电极，在有源区域45p的另一个实例中，多晶硅电极36用作隧道电容器28a的上极板。多晶硅结构36在形成晶体管24p和24n以及隧道电容器28a和28b的除有源区域45n和45p之外的所有位置上覆绝缘介电结构。
图3b以截面示出根据本发明实施例的存储电容器26的构造。在该例子中，n型掺杂的多晶硅元件36的下极板部分上覆在绝缘介电结构35上。本发明该实施例中绝缘介电结构35为浅沟槽绝缘类型，并由沉积到衬底30表面中刻蚀的浅沟槽中的二氧化硅组成；可替换地，绝缘介电结构35可由其他材料形成；或通过不同技术形成，如硅局部氧化(LOCOS)。例如，由沉积的二氧化硅形成的栅极绝缘体37被设置在绝缘介电结构35的表面和多晶硅元件36n之间。在该例子中，绝缘介电结构35在其中形成的表面是p型硅衬底30的顶表面。在本发明的该实施例中，存储电容器26的电容器介电体由沉积在多晶硅元件36顶表面上的二氧化硅层38和沉积在二氧化硅层38上的氮化硅层40形成。侧壁氮化物(即氮化硅)元件39沿多晶硅元件36n的侧壁设置，并在二氧化硅层38的下面。存储电容器26的上极板42由金属或金属化合物形成，例如氮化钽，其上覆在多晶硅元件36的增宽部分上，并由二氧化硅层38和氮化硅层40的电容器介电体与多晶硅元件36的增宽部分分开。
根据本发明实施例，二氧化硅层38用作“硅化物阻挡(silicide-block)”介电体。如本领域已知，许多集成电路都构造为在特定的硅结构如晶体管栅极电极和多晶硅互连中包括金属硅化物覆层，从而改善这些结构的导电率。传统上，这种金属硅化物覆层是通过在将被硅化物覆盖的硅结构上沉积金属(如钴、钛、钨)的直接反应，随后通过高温退火从而使沉积的金属和下面的硅反应而实现的。然后执行刻蚀从金属未与下面硅(如绝缘介电结构35或栅极介电体37上方)接触的那些位置处除去未反应的金属。根据本发明的实施例，如下面详细描述，形成单一模拟浮动栅极电极22的多晶硅元件36的硅化是通过硅化阻挡二氧化硅层38阻止的。
硅化阻挡二氧化硅层38在与集成电路中模拟浮动栅极电极22相同的多晶硅水平内，通过图案化刻蚀从将被硅化物覆盖的那些结构被除去。例如，图3a示出附近无关电容器11，其与模拟浮动栅极电极22在相同的集成电路中，并包括处在与形成模拟浮动栅极22的多晶硅元件36相同的多晶硅水平但与模拟浮动栅极电极22不邻接的元件。在该例子中，电容器11的下极板由硅化物覆层多晶硅元件36SLC(n型或p型掺杂)形成，并上覆绝缘介电体结构35。在电容器11的这个实例中，金属硅化物以传统方式在多晶硅元件36SLC的表面上形成。
如图3a和3c所示，n型掺杂的多晶硅电极36也限定n沟道晶体管24n的栅极电极，其中栅极介电体37设置在多晶硅电极36和有源区域45n的实例的表面之间。该有源区域45n的实例设置在绝缘介电结构35之间，并在p型衬底30的表面；可替换地，如本领域已知，该有源区域45n可在衬底中形成的p型阱的表面处形成。根据本发明实施例，n沟道MOS晶体管24n包括重掺杂的n型源极/漏极区域34，其在多晶硅元件36的相对侧上以传统自对准方式形成。在多晶硅元件36的侧壁上的侧壁氮化物元件39将重掺杂的源极/漏极注入区域与栅极边缘隔开；以传统方式，轻掺杂的源极/漏极延伸部分可存在于侧壁氮化物元件39之下，并在该膜形成之前被注入。如本领域已知，特定源极/漏极结梯度可被加工成需要的分布。如图所示，硅化物阻挡二氧化硅层38和氮化硅层40被设置在多晶硅电极36之上。
模拟浮动栅极电极22也在有源区域45n的另一个实例上延伸形成隧穿电容器28b，如图3a和3d所示。在集成电路的该位置处，n型掺杂的多晶硅元件36由硅化物阻挡二氧化硅层38保护以避免如该结构的其他位置一样被硅化。栅极介电体37被设置在多晶硅元件36和在该位置的有源区域45n的表面之间，以用作隧道电容器8n的电容器介电体。如图3e所示，氮化硅层40被整体布置。
在该例子中，隧道电容器28b的下层结构与晶体管24n的下层结构不同。N型掩埋层39布置在该位置，并被布置到该表面下相对度的程度，从而在比n型掩埋层39和该表面更浅的深度限定绝缘的p型阱41。P型阱41在没有电连接或物理接触集成电路内其他p型阱的方式被绝缘；如图所示，在该例子中，p型阱41位于在绝缘介电结构35之间。P型阱41是相对轻掺杂p型区，如本领域中通常用于阱结构。以用于源极和漏极区域的传统自对准方式，如上面结合图3d描述的具有轻掺杂的源极/漏极延伸区的n沟道MOS晶体管4n的传统自对准方式，重掺杂的n型区域34被布置在该有源区域458n中多晶硅元件36的相对侧，且由侧壁氮化物元件39与栅极边缘隔开。虽然图3a和3d中没有示出，但提供有上覆金属导体的顶侧触点，其连接隧穿电容器28b以将n+区域34和p阱41短路到一起，以便实现隧道电容器，而非MOS晶体管。栅极介电体37是足够薄的，因此在编程操作(n型掩埋层39在接地电位或某些其他稳定电压处)过程中，在p阱41和n+区域34被驱动为负电压后，电子可隧穿栅极介电层37并在模拟浮动栅极电极22被捕获。
关于根据本发明实施例的n沟道晶体管24n、隧道电容器28b、存储电容器26、以及无关电容器11的构造的进一步细节在上面引用的申请S.N.13/070264和S.N.13/070222中提供。
下面参考图3e和3f详细描述根据本发明实施例掩埋沟道p沟道晶体管24p的构造。图3e以与在有源区域45p的多晶硅元件36延伸方向垂直的方向获取的截面视图说明晶体管24p，而图3f是沿与在有源区域45p的多晶硅元件36平行并在其下的晶体管24p的截面图。
如图3e和3f所示，晶体管24p是在p型硅衬底30的表面的不存在绝缘介电结构35的位置(即在邻接绝缘介电结构35的开口中)形成的。N型阱32存在于有源区域45p的该实例的位置(图3a)，并由相对轻掺杂的n型区域组成，其通过掩模离子注入和后续退火形成在衬底30中该位置处。多晶硅元件36与n型阱32的表面由栅极介电层37分开。
图3e的垂直示图示出多晶硅电极36任一侧的重掺杂的p型(p+)源极/漏极区域33的位置。根据本发明实施例，p+源极/漏极区域33是以公知的自对准方式通过对n型阱32进行离子注入而形成的。在本发明该特定实施例中，侧壁介电丝(dielectric filament)39(如氮化硅侧壁介电丝)位于多晶硅电极36的侧壁上，用于以公知的方式以两个步骤限定源极/漏极注入区，以便在n型阱32的表面形成毗邻在多晶硅电极36下面区域的较浅“漏极延伸”区域，如图3e所示。对于多晶硅电极36限定的其他结构，氮化硅层40布置在硅化物阻挡二氧化硅层38上，如图3e和3f所示。
如上所述，在本发明实施例中，多晶硅电极36是n型掺杂的，尽管被用作p沟道晶体管24p的栅极。对于表面沟道MOS晶体管，该相对导电类型多晶硅栅极通常是不理想的，这是因为在这类器件中阈值电压非常高。为了解决该问题，如图3e和3f所示，掩埋沟道区域34被提供在n型阱32内，其位于n型阱32表面下的期望深度并在晶体管24p的源极/漏极区域33之间延伸。掩埋沟道区域34是通过离子注入和后续退火形成的，其足以在所需深度和位置反掺杂n型阱32。掩埋沟道区域34在“导通”状态的偏压下限定源极/漏极区域33之间的导电沟道的位置；如从图3e显然看出，该导电沟道因此位于n型阱32的表面下一定深度。结果，晶体管24p没有受到某些表面沟道晶体管中存在的严重“短沟道”效应问题的影响，特别是在最小沟道长度情况下的“短沟道”影响。
在本发明的实施例中，掩埋沟道34提供抵消多晶硅电极36的n型掺杂的重要益处，其避免上文所述的电极36内的整流p-n结。对于表面沟道p沟道MOS晶体管，n型多晶硅栅极电极将导致不期望的高阈值电压(即源极/漏极导电开始时的栅极-源极电压)，例如高达-1.5伏特(绝对量)。掩埋沟道34减小p沟道晶体管24p的阈值电压到与n沟道晶体管24n的电平更一致的电平，例如在-0.7伏特的量级。
由于存在掩埋沟道34，源极/漏极区域33的漏极延伸区不是特别必须的，这是因为源极/漏极导电没有出现在表面。然而，如果p沟道表面沟道晶体管在集成电路中的其他位置形成，则这些漏极延伸区可存在于晶体管24p中从而便于制造工艺流程。
图3g在多晶硅电极36的位置以垂直于多晶硅电极36延伸的方向获取的截面视图示出图3a的结构中隧道电容器28a的构造。如从图3g中明显看出，隧道电容器28a基本与图3e和3f中的p沟道晶体管24p相同，只是掩埋沟道34没有出现在隧道晶体管28a中。如下面进一步的描述，用于限定掩埋沟道34位置的掩模图案将阻挡隧道电容器28a的位置接收掩埋沟道阈值调节离子注入。虽然没有在图3a和3g中示出，提供了上覆金属导体的顶侧触点，其与隧穿电容器28b连接从而短路p+区域33和n型阱32，以便实现隧道电容器而非MOS晶体管。如上面引用的申请S.N.13/070264和S.N.13/070222中所述，隧道电容器28a中有意义的导电是从多晶硅元件36(作为模拟浮动栅极电极22)通过栅极介电体37并进入p+区域33和正偏压被施加的n型阱32的电子电导。
下面结合图4和5a到5e详细描述如图3a到3g示出的制造模拟浮动栅极结构22的工艺，以及晶体管24p、24n和根据本发明实施例的其他结构。制造工艺流程从工艺50开始，其中不同掺杂区域被限定并形成在衬底30的半导性表面中。根据所需的最终结构，这些掺杂区域包括如下区域：如n型阱32，n沟道晶体管24n下面的n型掩埋层49，根据需要的p型阱41等等。在工艺52中，绝缘介电结构35在表面的所选位置形成。这些绝缘介电结构35可以不同的传统方式形成，包括浅沟槽绝缘、深沟槽绝缘、硅的局部氧化(LOCOS)或类似方法。如本领域已知，绝缘介电结构35限定半导体表面的有源区域位置，晶体管和某些电容器在该位置形成。虽然工艺50在该例子中示为在先于工艺52，但在某些制造流程中，这些步骤的顺序可颠倒；进一步在替换实施例中，某些阱和掩埋层可先于绝缘介电结构35被形成，而其他结构在这些绝缘介电结构形成之后被形成。图5a以截面示出在工艺50和52后的制造点处，形成有p沟道晶体管24p的衬底30的部分。
在所需阱的表面限定有源区域(工艺50、52)之后，在工艺52执行掩模的阈值电压调节离子注入，通过该工艺限定p沟道晶体管24p中的掩埋沟道34。图5b示出p沟道晶体管24p的位置处的这种离子注入。在该例子中，光致抗蚀剂结构44是通过传统沉积和光刻形成的，从而掩模适当位置免受工艺53的注入，同时暴露在p沟道晶体管24p的位置处的n型阱32的表面，如图5b所示。然后以适当剂量和能量执行所需物质(如硼)的离子注入以便在n型阱32中需要的深度处形成掩埋沟道34；该注入可以垂直于衬底30的表面，亦可以是根据需要成角度注入。可以理解参考了本说明书的本领域技术人员易于根据n型阱32的掺杂浓度，掩埋沟道34的所需深度以及其他因素为工艺53的掩埋沟道Vt离子注入设计适当剂量和能量等，而无需过度的实验。
然后栅极介电层37在工艺54中形成。栅极介电体37可以是沉积的绝缘体，如二氧化硅，特别是在热预算受限的现代亚微米制造工艺中。可替换地，栅极介电层37可以传统方式由硅的热氧化形成。在工艺54中形成栅极介电层37后，在工艺56中整体沉积多晶硅层，其中多晶硅元件36将从该多晶硅层形成。
在工艺57中，工艺56中沉积的多晶硅层的部分，包括包含在p沟道晶体管24p位置处的多晶硅元件36的多晶硅层的那些部分，通过适当物质(如砷或磷)的图案化离子注入被掺杂为n型。图5示出工艺57过程中p沟道晶体管24p的截面。考虑后续的p型源极/漏极注入工艺(如下所述)的反掺杂效果，工艺57中n型注入的剂量和能量被设计为足够保证p沟道晶体管24p的最终栅极结构保持为n型。该多晶硅层没有接收这个n型注入的任何部分的(如，要形成表面沟道p沟道晶体管的集成电路的那些位置)将受图案化光刻胶结构46保护而免受工艺57的注入，如图5c所示。相反，p型离子注入可在该工艺的该点进行，例如在免受n型注入的多晶硅层的那些位置建立所需的p型掺杂浓度；如果这样的话，在晶体管24p位置处的多晶硅层36的部分将通过适当的图案化光刻胶结构而免受p型多晶硅注入。
在工艺58中，多晶硅元件36被影印地图案化和刻蚀，从而限定要在多晶硅层中形成的最终集成电路中的不同结构；包括模拟浮动栅极电极22和其他结构，如无关电容器11的硅化物覆层下极板(图3a)、晶体管栅极和类似结构。虽然多晶硅注入工艺57在该工艺流程中示为在刻蚀工艺58之前进行，但工艺57可在工艺58的图案化刻蚀之后进行。如上所述，多晶硅元件的额外掺杂也可在该工艺中稍后进行，例如在源极/漏极注入工艺期间(下面的工艺60)进行。
在该例子中，其中缓变源极/漏极结以典型现代CMOS制造工艺实施，但漏极延伸区的注入(也称为“轻掺杂漏极”或LDD注入)在工艺59中是相对上覆有源区域的剩余多晶硅特征以自对准方式进行的。如果需要，可利用掩模注入，为n沟道和p沟道晶体管执行LDD注入。图5d示出图案化刻蚀工艺58和LDD注入工艺59后衬底30的位置，其示出漏极延伸区33’；当然，如果在该制造阶段没有进行主动退火，则经该LDD注入工艺注入的掺杂物可不达到漏极延伸区33’的全部深度，如图所示。漏极延伸区注入后，在该工艺59中，完整沉积并各向异性刻蚀氮化硅层，从而形成侧壁氮化硅元件39(图3b和3d)。
一旦侧壁氮化物元件39以该方式形成，则在工艺60中通过通用方法以对各有源区域45内栅极水平结构自对准的方式执行n型和p型的掩模源极/漏极注入。如上所述，工艺60中这种p型掺杂物的源极/漏极注入不足以反掺杂在晶体管24的多晶硅元件36的该部分，由于该剂量的多晶硅注入57，使得结构仍为n型多晶硅。在工艺60之后，适当退火或其他高温推进(drive-in)工艺被执行从而在工艺62中将注入的掺杂物置于所需深度。在工艺62后的制造阶段的掩埋沟道型p沟道晶体管24p的最终结构在图5e中以截面示出。
在本发明的某些实施例中，如上所述，模拟浮动栅极电极22被保护以避免直接反应硅化，而其他结构(电容器11的下极板、晶体管栅极、多晶硅互连等)被硅化物覆层。类似地，硅化物阻挡二氧化硅38在工艺64中完整沉积。除二氧化硅以外的材料可替换被用做该硅化物阻挡材料；然而，因为该层最终成为存储电容器26的电容器介电体的部分，其当然应该被电气绝缘。为了模拟浮动栅极电极22长时间保持捕获的电荷，从漏电的角度看，工艺61中沉积的硅化物阻挡层应为高质量介电体。二氧化硅被认为是用于该目的的合适的膜。
硅化物阻挡二氧化硅层38在工艺66中被影印地图案化并刻蚀。根据本发明实施例，如上所述，依照本发明的实施例，从那些位置和将被硅化物覆层的多晶硅元件36的实例除去硅化物阻挡二氧化硅层38，但在模拟浮动栅极电极22和不被硅化物覆层的其他元件处被保留。应该理解，在大多实施中，即使不是全部，不用作模拟浮动栅极电极22功能的结构的多晶硅栅极水平结构的大部分将被硅化物覆层，而类似地将在工艺66中从其中除去硅化物阻挡二氧化硅层38。
在刻蚀工艺66后，在工艺68执行在暴露的硅位置的金属直接硅化。如本领域惯例，这种直接反应硅化涉及硅化金属的沉积，如钴、钛、钨等等，然后高温退火从而在金属与下面硅接触的位置处使这种沉积的金属反应，从而形成金属硅化物化合物。相反，没有与硅化金属接触的那些硅结构，如由刻蚀工艺66后保留的硅化阻挡二氧化硅层38保护的模拟浮动栅极电极22将不与沉积的金属反应。然后执行传统刻蚀或剥离从而从表面除去未反应的金属和副产物，留下形成的硅化物覆层44。
在工艺70，完成最终集成电路的剩余制造工艺。这类剩余的工艺包括沉积氮化硅层40，然后图3b到3d中示出的结构被构造。氮化硅层40用作电容器11的电容器介电体，并作为存储电容器26的电容器介电体的部分，这同样也是相对高质量的膜。可替换地，其他介电材料，如二氧化硅，可用作该绝缘膜。工艺70中以传统方式所形成和限定的剩余结构包括存储电容器26和电容器11的上极板金属或金属化合物的沉积和刻蚀，额外绝缘层的沉积，触点的刻蚀，接触上述元件的金属或其它导体层的形成，上述元件包括与所需的不同结构接触的顶侧触点。应该理解参考本说明书的本领域技术人员将容易想到为特定的制造工艺技术和所需的集成电路构造适当地实施额外的工艺步骤。
本发明实施例在集成电路制造中提供了重要优点，该集成电路包括模拟集成电路和包括可调节或可修整元件的电路，如参考电路。更具体地，本发明的实施例提供了模拟浮动栅极电极结构，其能够被编程和擦除从而精确设定捕获电荷的可调节水平的模拟浮动栅极电极结构，该可调节水平可为电子电路限定为特定的模拟水平。该结构能够长时间保持捕获的电荷，且同样适于用作在制造时可修整或可调节的元件。此外，该结构可以与现有制造工艺流程兼容的方式被构造，而无需使所要求的工艺流程过度复杂。而且，根据本发明，适于用作n沟道和p沟道MOS晶体管栅极，包括这些晶体管的相应导电类型的掺杂的硅栅极的模拟浮动栅极电极可被方便地制造，而不会在多晶硅电极内的p-n结产生不必要的寄生二极管整流效应。此外，实现这些益处无需改变集成电路的其他装置的电气特征和参数。
虽然上面根据实施例描述本发明，但可以理解参考了本说明书及其附图的本领域技术人员可显然看出对这些实施例的修改和替换，这些修改和替换可获得本发明的优点和益处。应该理解这样的修改和替换在权利要求限定的本发明保护范围内。