整合结构的制作方法
【专利摘要】本发明提供一种整合结构，包含:衬底，具有第一介电层与第二介电盖层依序设置于衬底上;金属栅极晶体管，具有设置于该衬底上的高介电常数栅极介电层、嵌于该第一介电层之内的栅电极以及位于该衬底内的源极/漏极;第一金属接触件，贯穿该第一介电层且与该源极/漏极直接接触;及硅穿孔，贯穿该第二介电盖层、该第一介电层与该衬底。
【专利说明】整合结构
【技术领域】
[0001] 本发明涉及一种整合结构，尤其涉及一种具有硅穿孔的整合结构。
【背景技术】
[0002] 为了节省宝贵的布局空间或是增加内联机的效率，可将多个集成电路（1C)芯片 堆栈在一起成为一个1C封装结构。为了达到此目的，可使用一种三维（3D)堆栈封装技 术来将复数集成电路芯片封装在一起。此种三维（3D)堆栈封装技术广泛地使用到硅穿孔 (TSV)。硅穿孔（TSV)是一种垂直导电通孔，其可以完全贯穿硅晶圆、硅板、任何材料所制成 之衬底或芯片。现今，3D集成电路（3DIC)被广用至许多的领域如内存堆栈、影像感测芯片 等。
[0003] 在制造具有硅穿孔的集成电路时会遇到许多的整合问题，其中一个便是铜突出的 问题。相较于单一的晶体管或是单一的内联机而言，硅穿孔的体积是其一百倍或更大。这 种尺寸的硅穿孔所导致的机械应力、特性不匹配或是电性影响无法被忽视，因此需要建立 一种较佳的整合技术来制造具有硅穿孔的集成电路。
【发明内容】
[0004] 本发明的目的在于提供提供一种整合结构，包含：衬底，具有第一介电层与第二 介电盖层依序设置于衬底上；金属栅极晶体管，具有设置于该衬底上的高介电常数栅极介 电层、嵌于该第一介电层之内的栅电极以及位于该衬底内的源极/漏极；第一金属接触件， 贯穿该第一介电层且与该源极/漏极直接接触；及硅穿孔，贯穿该第二介电盖层、该第一介 电层与该衬底。
【专利附图】
【附图说明】
[0005] 图1-4及5A显示了根据本发明第一实施例之具有TSV之整合结构之制造方法的 横剖面示意图；
[0006] 图5B显示了根据本发明第二实施例之具有TSV之整合结构的横剖面示意图；
[0007] 图6A显示了根据本发明第三实施例之具有TSV之整合结构的横剖面示意图；
[0008] 图6B显示了根据本发明第四实施例之具有TSV之整合结构的横剖面示意图；。
[0009] 图7显示了根据本发明第一实施例之具有TSV之整合结构的最终结构示意图。
【具体实施方式】
[0010] 下面将详细地说明本发明的较佳实施例，举凡本中所述的组件、组件子部、结构、 材料、配置等皆可不依说明的顺序或所属的实施例而任意搭配成新的实施例，这些实施例 当属本发明之范畴。在阅读了本发明后，熟知此项技艺者当能在不脱离本发明之精神和范 围内，对上述的组件、组件子部、结构、材料、配置等作些许之更动与润饰，因此本发明之专 利保护范围应该视本权利要求书所附之权利要求所界定者为准，且这些更动与润饰当落在 本发明之权利要求内。
[0011] 本发明的实施例及图示众多，为了避免混淆，类似的组件系以相同或相似的标号 示之。图示意在传达木发明的概念及精神，故图中的所显示的距离、大小、比例、形状、连接 关系….等皆为示意而非实况，所有能以相同方式达到相同功能或结果的距离、大小、比例、 形状、连接关系….等皆可视为等效物而采用。
[0012] 请参考图1-4及5A，其显示了根据本发明第一实施例之具有TSV之整合结构之制 造方法的横剖面概图。如图1中所示，提供半导体衬底100。半导体衬底100包含硅衬底、 含硅衬底或绝缘层上覆硅（SOI)衬底。接着，在半导体衬底100上形成嵌于接触洞蚀刻停 止层261与第一层间介电层262中的高介电常数介电层金属栅极晶体管250(此后简称为 晶体管250)。此处的「高介电常数介电层金属栅极晶体管」一词系指具有金属作为其栅电 极及高介电常数（high-k)介电层作为其栅介电层的晶体管。虽然在图1中，晶体管250似 乎是由高介电常数后置与门极后置制程所制造，但晶体管250可代表由任何制程如高介电 常数前置与栅极前置制程、高介电常数前置与栅极后置制程所制造的晶体管，且晶体管250 可以是P型导电晶体管或N型导电晶体管。
[0013] 如图1中所示，晶体管250包含选择性的缓冲层231、作为栅极介电层的U形高介 电常数介电层232、一起作为栅电极的U形逸出功金属层233与低电阻率填充金属234、间 隔物221及源极与漏极（S/D) 222。在一个较佳实施例中，选择性的缓冲层231可以是传统 的氧化硅层以分离高介电常数介电层232与衬底100。高介电常数介电层232系选自由下 列者所构成的族群：氮化硅（SiN)、氮氧化硅（SiON)与金属氧化物。金属氧化物包含：氧 化铪（Hf0 2)、氧化硅铪（HfSiO)、氮氧化硅铪（HfSiON)、氧化铝（A1203)、氧化镧（La 203)、氧化 铅镧（LaA103)、氧化钽（Ta205)、氧化锆（Zr0 2)、氧化硅锆（ZrSi04)及氧化铪锆。U形逸出功 金属层233可依据晶体管250的效能考量及导电类型考量而选自N型导电逸出功材料（逸 出功介于约3. 9eV与约4. 3eV之间，如11八1、1141队2^1、骱1、了&41、!^41)、？型导电逸出 功材料（逸出功介于约4. 8eV与约5. 2eV之间，如TiN、TaC)及中间型逸出功材料（最常用 的是含有杂质的TiN)。低电阻率填充金属234可以是多层结构，其材料可选自由下列者所 构成的族群：Al、Ti、Ta、W、Nb、Mo、Cu、TiN、TiC、TaN、Ti/W 与 Ti/TiN。在一个较佳实施例 中，若晶体管250为PM0S则U形逸出功金属层233包含TiN，若晶体管250为NM0S则U形 逸出功金属层233包含TiAl;低电阻率填充金属234包含铅。间隔物221可以是多层结构， 可包含高温氧化层（ΗΤ0)、氮化硅、氧化硅、碳化硅、氮氧化硅及/或六氯二硅烷所形成的氮 化硅（HCD-SiN)。源极/漏极（S/D)222是由分布于栅极两侧的衬底中的掺质所形成。掺质 的导电类型及物种则取决于晶体管250的导电类型及效能参量。此外，可使用选择性磊晶 成长（SEG)方法来形成举升源极/漏极（未显示于图1中）。例如，当晶体管250为PM0S 时，可使用具有锗的磊晶硅层来形成源极/漏极222;当晶体管250为NM0S时，可使用具有 碳或磷的磊晶硅层来形成源极/漏极（S/D)。应注意，为了要从晶体管250移除多余的材料 并形成全局平坦的表面，在完成图1中所示的晶体管250之前可能会进行一道或多道化学 机械抛光过程。
[0014] 现在参考图2,在平坦的表面上形成第一盖层272。接着，在第一盖层272、第一层 间介电层262与接触洞蚀刻停止层261中形成至少一接触洞273。第一盖层272包含一种 或多种选自下列介电材料：二氧化硅、氮化硅、以四乙氧基硅烷为前驱物所形成的氧化硅、 碳化硅、氮氧化硅、碳氧化硅、氮碳氧化硅与聚合物。用以形成至少一接触洞273的制作过 程包含至少一光刻制程与至少一蚀刻制程。若第一盖层272、第一层间介电层262与接触洞 蚀刻停止层261使用不同的材料，则可能需要用到一道以上的蚀刻制程。由于接触洞（其 它层也是）的尺寸与间距愈变愈小，若有必要可使用所谓的2P2E制程（即，两道光刻制程 及两道蚀刻制程）来形成接触洞。虽然在图2中只显示了曝露源极/漏极222的一个接触 洞273,但此接触洞273代表了形成在第一盖层272、第一层间介电层262与接触洞蚀刻停 止层261中的所有接触洞以及形成在第一盖层272、第一层间介电层262与接触洞蚀刻停止 层261中之任一者中的任何接触洞。例如，接触洞可以落在晶体管250的金属电极上并与 低电阻率填充金属234直接接触。例如，接触洞可以同时落在晶体管250之源极/漏极222 与金属电极两者上并与两者同时接触。不只是接触洞的位置，其形状也不受限制。例如，接 触洞的侧壁可以是笔直的或稍微倾斜。例如，为了同时接触电晶体250之源极/漏极222 与金属电极两者，接触洞可以是卵形。又，在形成接触洞273后，可以在接触洞273的底部 形成直接与源极/漏极222接触的硅化物层（在图2中未显示）
[0015] 现在参考图3,在接触洞273中形成一接触件270并在第一盖层272上形成第二盖 层282。接着，在第二盖层282、第一盖层272、第一层间介电层262、接触洞蚀刻停止层261 与衬底100中形成后硅穿孔用的深沟渠277。接触件270可以下列方式形成：在衬底上形 成一或多种导电材料填入接触洞273中；接着进行化学机械抛光制程以移除多余的材料并 形成全局平坦的表面。接触件270用的导电材料包含阻障/黏着材料与低电阻率填充材料。 阻障/黏着材料可选自钽、氮化钽、钛、氮化钛、钨、氮化钨、钥、锰、铜，而其较佳地为钽/氮 化钽或钛/氮化钛。低电阻率填充材料可选自钨、铜、铝、多晶硅，而其较佳地为钨。第二盖 层282包含一或多种介电材料，此些介电材料可选自二氧化硅、氮化硅、以四乙氧基硅烷为 前驱物所形成的氧化硅、碳化硅、氮氧化硅、碳氧化硅、氮碳氧化硅与聚合物。第二盖层282 较佳地为氮化硅或碳化硅。形成深沟渠277所用的制程包含至少一道光刻制程与至少一道 蚀刻制程。考虑到深沟渠277相较于寻常接触件（寻常接触件具有几奈米至几十奈米的直 径、几十奈米的深度）的巨大尺寸（深沟渠277具有几 μ m至几十μ m的直径、几 μ m至几 百μ m的深度），可针对深沟渠277来客制化其光刻制程所用的光致抗蚀剂、蚀刻制程所用 的蚀刻物种与蚀刻配方。
[0016] 现在参考图4,将一电绝缘层（未显示）形成于深沟渠277的侧壁与底表面并将导 电材料（未显示）形成于探沟渠277中填满深沟渠277。在形成电绝缘层与导电材料后，进 行化学机械抛光制程以移除多余的材料，以形成全局平坦的表面并完成包含电绝缘层278 与导电通孔279的过渡性硅穿孔（TSV) 280。电绝缘层可藉由热氧化制程所形成，则其不会 形成在第二盖层282、第一盖层272、第一层间介电层262、接触洞蚀刻停止层261的侧壁及 第二盖层282的上表面上。或者，电绝缘层可藉由沈积制程如传统的化学气相沈积（CVD)制 程、可流动化学气相沈积（flowable CVD)、电楽增强化学气相沈积（plasma-enhanced CVD) 制程、高密度电浆化学气相沈积（HDP CVD)制程所形成。电绝缘层可包含一或多种材料，这 些材料可选自二氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅与聚合物。电绝缘层较佳地为 单层二氧化硅层。导电通孔279所用的导电材料包含阻障/黏着材料、选择性的晶种材料 及低电阻率填充材料。阻障/黏着材料可选自钽、氮化钽、钛、氮化钛、钨、氮化钨、钥、锰与 铜。选择性的晶种材料通常与低电阻率填充材料相同，且其选自钨、铜、铅及多晶硅。低电 阻率填充材料较佳地为电镀制程所形成的铜而选择性的晶种材料较佳地为物理溅镀沈积 所形成的铜。
[0017] 在图4中，很清楚地可以看到，由于第一盖层272的厚度，所以晶体管250的高度 dl (从衬底100之上表面到低电阻率填充金属234之上表面间的距离）系小于接触件270 之高度d2(从衬底100之上表面到接触件270的上表面）。亦可以清楚的看到，由于第二 盖层282的厚度，所以接触件270之高度d2系小于过渡性硅穿孔280在衬底之上的高度 d3 (从衬底100之上表面到过渡性硅穿孔280之上表面间的距离）。
[0018] 现在参考图5A，形成第二层间介电层292覆盖第二盖层282与过渡性硅穿孔280， 然后在第二层间介电层292之中形成双层大馬士革内联机结构290_1与290_2。第二层间 介电层292可以是多层结构，其可包含由四乙氧基硅烷为前驱物所形成的二氧化硅、碳化 硅、氮化硅、氮氧化硅、碳氮化硅及/或低介电常数介电材料。低介电常数介电材料可选自 掺杂氟的二氧化硅、掺杂碳的二氧化硅、多孔性二氧化硅、多孔性掺杂碳的二氧化硅、旋涂 有机聚合物、硅氧树脂系的有机聚合物。双层大馬士革内联机结构290_1系由一体成形的 导电通孔295_1与第一金属（Ml)层296_1所构成，并与接触件270直接接触。双层大馬士 革内联机结构290_2系由一体成形的复数导电通孔295_2 (在图5A中显示了四个）与第一 金属（Ml)层296_2所构成，并与过渡性硅穿孔280直接接触。双层大馬士革内联机结构 所用的材料包含了阻障/黏着材料与低电阻率填充材料。阻障/黏着材料可选自钽、氮化 钽、钛、氮化钛、钨、氮化钨、钥、锰与铜，而其较佳的是钽/氮化钽或钛/氮化钛。低电阻率 填充材料可选自钨、铜、铝及多晶硅，而其较佳的是铜。双层大馬士革内联机结构290_1与 290_2可藉由下列方式形成：在第二层间介电层292中形成通孔与沟渠；在衬底上形成阻 障/黏着材料与低电阻率填充材料而填充该通孔与沟渠；及进行化学机械抛光制程以移除 多余的材料并形成全局平坦的表面。
[0019] 在图5A中，可以很清楚地看到，由于双层大馬士革内联机结构290_1不只是贯穿 第二层间介电层292亦贯穿了第二盖层282,所以双层大馬士革内联机结构290_1之高度 D1 (从接触件270之上表面到双层大馬士革内联机结构290_1之上表面间的距离）系大于 双层大馬士革内联机结构290_2之高度D2 (从过渡性硅穿孔280之上表面到双层大馬士革 内联机结构290_1之上表面间的距离）。
[0020] 请参考图1-4及5B，此些横剖面概图显示了根据本发明第二实施例之具有TSV之 整合结构的制造方法。图1-4之制程、材料与结构系与前面段落所述相同，在此便不再重 复。在此实施例中，在形成接触件270与第二盖层282之后，分别在晶体管250与接触件 270上形成缓冲导电结构283与284。缓冲导电结构283与284可使用接触件270或双层 大馬士革内联机290所用的制程与材料，故便不再详述其细节。应注意，可在过渡性硅穿孔 280完成之后形成缓冲导电结构283与284,或者可在形成深沟渠277之前形成缓冲导电结 构283与284。在形成缓冲导电结构283与284后，依循图5A之制程，形成覆盖第二盖层 282、过渡性硅穿孔280与缓冲导电结构283与284的第二层间介电层292,然后在第二层间 介电层292中形成双层大馬士革内联机结构290' _1、290' _2与290' _3。双层大馬士革内联 机结构290'_1系由一体成形的导电通孔295'_1与第一金属（Ml)层296'_1所构成并与缓 冲导电结构284直接接触。双层大馬士革内联机结构290'_2系由一体成形的复数导电通 孔295'_2(在图5B中显示了四个）与第一金属（Ml)层296'_2所构成并与过渡性硅穿孔 280直接接触。双层大馬士革内联机结构290'_3系由一体成形的导电通孔295'_3与第一 金属（Ml)层296' _3所构成并与缓冲导电结构283直接接触。
[0021] 在图5B中，可很清楚地看到，由于第一盖层272的厚度，故缓冲导电结构283的高 度d4(从晶体管250之上表面至缓冲导电结构283之上表面间的距离）系大于缓冲导电结 构284的高度d5(从接触件270之上表面至缓冲导电结构284之上表面间的距离）。又， 不若在图5A所示的第一实施例中，在此实施例中的所有双层大馬士革内联机结构290'_1、 290'_2与290'_3皆具有相同的高度。
[0022] 请参考图1-4及6A，此些横剖面概图显示了根据本发明第三实施例之具有TSV之 整合结构的制造方法。图1-4之制程、材料与结构系与前面段落所述相同，在此便不再重 复。在此实施例中，在完成过渡性硅穿孔280之后，及形成第二层间介电层292之前形成第 三盖层281。第三盖层281所用的材料系类似于第一与第二盖层所用的材料。在形成了第 三盖层之后，依循图6A之制程，形成覆盖第三盖层281的第二层间介电层292,然后在第二 层间介电层292与第三盖层281中形成双层大馬士革内联机结构390_1与390_2。双层大 馬士革内联机结构390_1系由一体成形的导电通孔395_1与第一金属（Ml)层396_1所构 成并与接触件270直接接触。双层大馬士革内联机结构390_2系由一体成形的复数导电通 孔395_2(在图6A中显示了四个）与第一金属（Ml)层396_2所构成并与过渡性硅穿孔280 直接接触。
[0023] 类似于图5A，在图6A中由于双层大馬士革内联机结构390_1不仅仅了贯穿第二 层间介电层292与第三盖层同时也贯穿了第二盖层282,故双层大馬士革内联机结构390_1 的高度D1'（从接触件270之上表面至双层大馬士革内联机结构390_1之上表面间的距离） 系大于双层大馬士革内联机结构390_2的高度D2'（从过渡性硅穿孔280之上表面至双层 大馬士革内联机结构390_2之上表面间的距离）。
[0024] 请参考图1_4、6A与6B，此些横剖面概图显示了根据本发明第四实施例之具有TSV 之整合结构的制造方法。图1-4之制程、材料与结构系与前面段落所述相同，在此便不再重 复。在此实施例中，在形成了第三盖层281之后，分别于晶体管250与接触件270上形成 缓冲导电结构283'与284'。缓冲导电结构283'与284'可使用接触件270或双层大馬士 革内联机290所用的制程与材料，故不再详述其细节。在形成缓冲导电结构283'与284' 之后，依循图6A的制程形成覆盖第三盖层281、缓冲导电结构283'与284'之第二层间介 电层292,然后在第二层间介电层292中形成双层大馬士革内联机绍构390'_1、390'_2与 390' _3。双层大馬士革内联机结构390' _1系由一体成形的导电通孔395' _1与第一金属 (Ml)层396' _1所构成并与缓冲导电结构284'直接接触。双层大馬士革内联机结构390' _2 系由一体成形的复数导电通孔395'_2(在图6B中显示了四个）与第一金属（Ml)层396'_2 所构成并与过渡性硅穿孔280直接接触。双层大馬士革内联机结构390'_3系由一体成形 的导电通孔395'_3与第一金属（Ml)层396'_3所构成并与缓冲导电结构283'直接接触。
[0025] 极不同于前述的实施例，在图6B中由于缓冲导电结构283'与284'，故双层大馬 士革内联机结构390' _1的高度D1"（从接触件270之上表面至双层大馬士革内联机结构 390'_1之上表面间的距离）系小于双层大馬士革内联机结构390'_2的高度D2"（从过渡 性硅穿孔280之上表面至双层大馬士革内联机结构390' _2之上表面间的距离）。又，由于 第一盖层272的厚度，缓冲导电结构283'的高度d4'（从晶体管250的上表面至缓冲导电 结构283'之上表面间的距离）系大于缓冲导电结构284'之高度d5'（从接触件270之上 表面至缓冲导电结构284'之上表面间的距离）。
[0026] 现在参考图7,其显示根据本发明第一实施例（对应至图5A)之具有硅穿孔之整 合结构的最终结构示意图。在完成图5A中所示的整合结构后，形成较高层次之内联机层 1000。较高层次之内联机层1000可包含一或多层之金属层间介电层、一或多层之双层大馬 士革内联机结构、一或多个被动组件如金属-绝缘层-金属（MIM)电容器、电感器、电阻、一 或多种测试结构以及一或多个焊垫。在完成较高层次之内联机层1000后，翻转衬底100并 对衬底100的背侧进行打磨、抛光及/或薄化制程以裸露导电通孔279并完成硅穿孔300。 虽然图7只显示了图5A中所示之第一实施例的概略最终结构，但其它实施例（即图5B、6A 与6B)可依循相同的制程来制造较高层次之内联机层1000并完成硅穿孔300。制造较高层 次之内联机层1000并完成硅穿孔300的此些制程并不会改变上述各个实施例的几何特征。
[0027] 上述实施例仅是为了方便说明而举例，虽遭所属【技术领域】的技术人员任意进行修 改，均不会脱离如权利要求书中所欲保护的范围。
【权利要求】
1. 一种整合结构，其特征在于，包含： 衬底，具有第一介电层与第二介电盖层依序设置于衬底上； 金属栅极晶体管，具有设置于该衬底上的高介电常数栅极介电层、嵌于该第一介电层 之内的金属电极以及位于该衬底内的源极/漏极； 第一金属接触件，贯穿该第一介电层且与该源极/漏极直接接触；及 硅穿孔，贯穿该第二介电盖层、该第一介电层与该衬底。
2. 如权利要求1所述的整合结构，其特征在于，该第一金属接触件的上表面系高于该 金属电极的上表面。
3. 如权利要求1所述的整合结构，其特征在于，该硅穿孔的上表面系高于该第一金属 接触件的上表面。
4. 如权利要求1所述的整合结构，其特征在于，该第一介电层包含第一层间介电层与 第一介电盖层，该第一金属接触件的上表面系与该第一介电盖层共平面，该金属栅极系与 该第一层间介电层共平面。
5. 如权利要求1所述的整合结构，其特征在于，该金属电极包含U形的逸出功金属层与 低电阻率填充层。
6. 如权利要求1所述的整合结构，其特征在于，该金属电极包含铝、该第一金属接触件 包含钨而该硅穿孔包含铜。
7. 如权利要求9所述的整合结构，其特征在于，更包含： 设置于该第二介电盖层上并覆盖该硅穿孔的第二介电层； 第一内联机结构，贯穿该第二介电盖层上并与该硅穿孔相连接；及 第二内联机结构，贯穿该第二介电层与该第二介电盖层并与该第一金属接触件相连 接。
8. 如权利要求1所述的整合结构，其特征在于，更包含： 第一缓冲导电结构，设置于该金属电极上；及 第二缓冲导电结构，设置于该第一金属接触件上。
9. 如权利要求8所述的整合结构，其特征在于，该第一缓冲导电结构的上表面与该第 二缓冲导电结构的上表面系与该第二介电盖层共平面。
10. 如权利要求1所述的整合结构，其特征在于，更包含： 第二介电层，设置于该第二介电盖层上并覆盖该硅穿孔、该第一缓冲导电结构与该第 二缓冲导电结构； 第一内联机结构，贯穿该第二介电层而与该硅穿孔相连接； 第二内联机结构，贯穿该第二介电层而与该第一缓冲导电结构相连接；及 第三内联机结构，贯穿该第二介电层而与该第二缓冲导电结构相连接。
【文档编号】H01L21/768GK104124226SQ201310150648
【公开日】2014年10月29日 申请日期:2013年4月26日 优先权日:2013年4月26日
【发明者】黄昭元, 何岳风, 杨名声, 陈辉煌 申请人:艾芬维顾问股份有限公司