静电放电强度输入输出驱动电路的制作方法
【专利摘要】本发明揭示一种静电放电强度输入输出驱动电路。具体实施例包括：提供有第一源极、第一漏极及第一栅极的第一NMOS晶体管；使该第一源极耦合至接地导轨，以及该第一漏极耦合至输入/输出焊垫；提供栅极驱动控制电路，其包含有第二源极、第二漏极及第二栅极的第二NMOS晶体管；以及使该第二漏极耦合至该第一栅极，该第二源极耦合至该接地导轨，其中在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位给该第一栅极。
【专利说明】静电放电强度输入输出驱动电路
【技术领域】
[0001]本揭示内容是有关于静电放电(ESD)强度输入输出(I/O)驱动电路。特别是，本揭示内容可应用于65奈米(nm)技术节点及以上的输入输出驱动电路。
【背景技术】[0002]图1示意说明传统通用输入输出(GPIO)驱动电路。如图所示，图1的电路包含耦合于漏极的PMOS晶体管101与NMOS晶体管103，而所述漏极更耦合至输入/输出焊垫(I/O pad) 105及ESD设备107。PMOS晶体管101的源极连接至电源导轨(power rail) 109 (例如，VDD)以及NMOS晶体管103的源极连接至接地导轨(ground rail) 111 (例如，VSS)。在由PAD至VSS的ESD轰击(zapping)下,ESD电流,例如,可行进通过路径113a(例如，由输入/输出焊垫105至接地导轨111通过ESD设备107)及113b (例如，由输入/输出焊垫105至接地导轨111通过电源箝制电路(power clamp) 115) ?路径113a及113b为所欲ESD旁通路径，其是经设计成为ESD电流的旁通路径。不过，因为控制逻辑电路117可使NMOS晶体管103的栅极在ESD事件期间稱合至高电位状态(例如,栅极节点(gate node) 119可浮动)，ESD电流也可行进通过非所欲路径113c (例如，由输入/输出焊垫105至接地导轨111通过NMOS晶体管103)。由于NMOS晶体管103通常被完全硅化以及尺寸远小于ESD设备107，ESD电流会更快地烧毁NMOS晶体管103。因此，尽管电路包含强度ESD保护设备，GPIO驱动器的ESD效能可能不良(例如，由于驱动晶体管有激烈的冲击ESD电流)。
[0003]图2示意说明图1电路的浮动栅极问题的一个解决方案(例如，栅极节点119浮动)。如同图1的电路，图2的电路为GPIO驱动电路，其包含耦合于漏极的PMOS晶体管201与NMOS晶体管203，所述漏极更耦合至输入/输出焊垫205与ESD设备207。此外，电源导轨209连接至PMOS晶体管201的源极，以及接地导轨211连接至NMOS晶体管203的源极。图2的电路也包含在ESD事件期间用于ESD电流经设计的所欲路径213a(例如，由输入/输出焊垫205至接地导轨211通过ESD设备207)及213b (例如，由输入/输出焊垫205至接地导轨211通过电源箝制电路215)。不过，如图所示，ESD电流也会流经寄生二极管217(例如，通过路径213c)以激活位准偏移电路(level shift) 219，接着它会馈送接地电位至在NMOS晶体管203的栅极的栅极节点221，而在ESD事件期间关闭NMOS晶体管203。结果，可防止ESD电流流经及烧毁NMOS晶体管203。
[0004]不过，典型的位准偏移电路(例如，位准偏移电路219)包含复杂的控制电路用以在ESD事件期间控制驱动晶体管的栅极。由于这些复杂的控制电路使用各个I/O单元的I/O区的实质部分(例如，由于有许多附加晶体管位于每个I/O单元中)，有典型位准偏移电路的输入输出驱动电路通常缺乏额外的区域供其它重要组件用(例如，附加电阻器/电容器组件)。此外，典型位准偏移电路在正常操作期间可能经受“假触发”(例如，由典型位准偏移电路的复杂性所致)，而对驱动晶体管在正常操作期间的效能有不利影响。
[0005]因此，亟需静电放电强度输入输出驱动电路用以有效率及有效地实现控制驱动晶体管的栅极及其方法。
【发明内容】
[0006]本揭不内容的一方面为一种静电放电强度输入输出驱动电路。
[0007]本揭示内容的另一方面为一种用以实现静电放电强度输入输出驱动电路的方法。
[0008]本揭示内容的额外方面及其它特征会在以下说明中提出以及部分在本技艺一般技术人员审查以下内容或学习本揭示内容的实施后会明白。按照随附权利要求书的特别提示，可实现及得到本揭示内容的优点。
[0009]根据本揭示内容，通过一种电路可达成一些技术效果部分，其包含:有第一源极、第一漏极及第一栅极的第一 NMOS晶体管，其中该第一源极耦合至接地导轨，以及该第一漏极耦合至输入/输出焊垫；以与栅极驱动控制电路，其包含有第二源极、第二漏极及第二栅极的第二 NMOS晶体管，其中该第二漏极耦合至该第一栅极，该第二源极耦合至该接地导轨，以及在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位至该第一栅极。
[0010]数个方面包括一种具有ESD箝制电路(ESD clamp)的电路，该ESD箝制电路控制开关以在该ESD事件期间开启该第二 NMOS晶体管，以及在正常操作期间关闭该第二 NMOS晶体管。一些方面包括一种电路，其具有耦合至该第二栅极的该ESD箝制电路，其中该ESD箝制电路在该ESD事件期间提供开启讯号至该第二栅极。其它方面包括一种具有该ESD箝制电路的电路，该ESD箝制电路包含:有第三源极、第三漏极及第三栅极的第三NMOS晶体管；以及有输出端子耦合至该第二及该第三栅极的反相器，其中该输出端子在该ESD事件期间提供开启讯号至该第二及该第三栅极。在某些方面中，该输出端子在正常操作期间提供关闭讯号至该第二及该第三栅极。在不同方面中，ESD电流在该ESD事件期间通过该第三NMOS晶体管由该输入/输出焊垫流到该接地导轨。
[0011]其它方面包括一种具有包含第四源极、第四漏极及第四栅极的PMOS晶体管的电路，其中该第四漏极耦合至该第一漏极，以及该第四源极耦合至该第三漏极。某些方面包括一种电路，其具有耦合至该输入/输出焊垫及该第一漏极的ESD设备，其中ESD电流在该ESD事件期间通过该ESD设备由该输入/输出焊垫流到该接地导轨。其它方面包括一种有该ESD设备的电路，该ESD设备包含有第五源极、第五漏极及第五栅极的第四NMOS晶体管，其中该第五源极及该第五栅极耦合至该接地导轨，以及该第五漏极耦合至该输入/输出焊垫。
[0012]本揭示内容的附加方面为一种方法，其包含下列步骤:提供有第一源极、第一漏极及第一栅极的第一 NMOS晶体管；将该第一源极耦合至接地导轨，以及该第一漏极耦合至输入/输出焊垫；提供栅极驱动控制电路，其包含有第二源极、第二漏极及第二栅极的第二NMOS晶体管；以及将该第二漏极耦合至该第一栅极，该第二源极耦合至该接地导轨，其中在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位至该第一栅极。
[0013]另一方面包括:提供一ESD箝制电路，其控制一开关以在该ESD事件期间开启该第二 NMOS晶体管，以及在正常操作期间关闭该第二 NMOS晶体管。其它方面包括:将该ESD箝制电路耦合至该第二栅极，其中该ESD箝制电路在该ESD事件期间提供一开启讯号至该第二栅极。不同方面包括:提供具有第三源极、第三漏极及第三栅极的第三NMOS晶体管的该ESD箝制电路，以及有输出端子的反相器；以及将该输出端子耦合至该第二及该第三栅极，其中该输出端子在该ESD事件期间提供开启讯号至该第二及该第三栅极。在一些方面中，该输出端子在正常操作期间提供关闭讯号至该第二及该第三栅极。在其它方面中，ESD电流在该ESD事件期间通过该第三NMOS晶体管由该输入/输出焊垫流到该接地导轨。
[0014]其它方面包括:提供有第四源极、第四漏极及第四栅极的PMOS晶体管；以及将该第四漏极耦合至该第一漏极，以及该第四源极耦合至该第三漏极。某些方面包括:提供ESD设备；以及将该ESD设备耦合至该输入/输出焊垫及该第一漏极，其中ESD电流在该ESD事件期间通过该ESD设备由该输入/输出焊垫流到该接地导轨。不同方面包括:提供具有第五源极、第五漏极及第五栅极的第四NMOS晶体管的该ESD设备；以及将该第五源极及该第五栅极耦合至该接地导轨，以及该第五漏极耦合至该输入/输出焊垫。
[0015]本揭示内容的另一方面为一种有多个I/O单元的环状输入/输出电路，所述I/O单元中的每一个包括:输入/输出焊垫；有第一源极、第一漏极及第一栅极的第一 NMOS晶体管，其中该第一源极耦合至接地导轨，以及该第一漏极耦合至该输入/输出焊垫；以与栅极驱动控制电路，其包含有第二源极、第二漏极及第二栅极的第二 NMOS晶体管，其中该第二漏极耦合至该第一栅极，该第二源极耦合至该接地导轨，以及在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位至该第一栅极。其它方面包括:该环状输入/输出电路有ESD箝制电路，该ESD箝制电路包含:有第三源极、第三漏极及第三栅极的第三NMOS晶体管；以及具有输出端子耦合至该第二及该第三栅极中的至少一些的反相器，其中该输出端子在该ESD事件期间提供开启讯号至耦合的该第二及该第三栅极，以及在正常操作期间提供关闭讯号至耦合的该第二及该第三栅极。
[0016]本领域技术人员由以下详细说明可明白本揭示内容的其它方面及技术效果，其中仅以预期可实现本揭示内容的最佳模式举例描述本揭示内容的具体实施例。应了解，本揭示内容能够做出其它及不同的具体实施例，以及在各种明显的方面，能够修改数个细节而不脱离本揭示内容。因此，附图及说明内容本质上应被视为图解说明用而不是用来限定。
【专利附图】
【附图说明】
[0017]在此用附图举例说明而不是限定本揭示内容，图中类似的组件用相同的组件符号表不。
[0018]图1示意说明传统GPIO驱动电路；
[0019]图2示意说明图1的电路的浮动栅极问题的一个解决方案；
[0020]图3根据本揭示内容的示范具体实施例示意说明静电放电强度输入输出驱动电路；以及[0021]图4根据本揭示内容的示范具体实施例示意说明环状输入/输出电路。
[0022]符号说明
[0023]101PMOS 晶体管
[0024]103NMOS 晶体管
[0025]105输入/输出焊垫
[0026]107ESD 设备
[0027]109电源导轨[0028]111接地导轨
[0029]113a、113b、113c 路径
[0030]115电源箝制电路
[0031]117控制逻辑电路
[0032]119栅极节点
[0033]201PMOS 晶体管
[0034]203NMOS 晶体管
[0035]205输入/输出焊垫
[0036]207ESD 设备
[0037]209电源导轨
[0038]211接地导轨
[0039]213a、213b、213c 路径
[0040]215电源箝制电路
[0041]217寄生二极管
[0042]219位准偏移电路
[0043]221栅极节点
[0044]301晶体管
[0045]303输入/输出焊垫
[0046]305ESD 设备
[0047]307接地导轨
[0048]309栅极驱动控制电路
[0049]311栅极节点
[0050]313控制逻辑电路
[0051]315单一晶体管
[0052]317ESD箝制电路
[0053]319反相器
[0054]321晶体管
[0055]323电阻器
[0056]325电容器
[0057]327 主要路径
[0058]329寄生二极管
[0059]331PMOS 晶体管
[0060]333电源导轨
[0061]401I/O 单元
[0062]403箝制电路
[0063]405开关
[0064]VDD电源导轨
[0065]VSS接地导轨。【具体实施方式】
[0066]为了解释，在以下的说明中，提出各种特定的细节供彻底了解示范具体实施例。不过，显然没有所述特定细节或用等价配置仍可实施示范具体实施例。在其它情况下，众所周知的结构及装置用方块图说明以免不必要地混淆示范具体实施例。此外，除非明示，在本专利说明书及权利要求书中表示成分、反应状态等等的数量、比例及数值性质的所有数字应被理解为在所有情况下可用措辞“约”来修饰。
[0067]本揭示内容针对及解决ESD轰击的问题，例如，在输入输出驱动电路中由输入/输出焊垫至接地导轨同时有效地利用I/o区。特别是，本揭示内容针对及解决此类问题，当ESD事件在输入/输出焊垫发生时，例如，通过经由栅极驱动控制电路提供接地电位至耦合至输入/输出焊垫的驱动晶体管的栅极，借此在ESD事件期间关闭驱动晶体管以防ESD电流击穿驱动晶体管。
[0068]图3根据本揭示内容的示范具体实施例示意说明静电放电强度输入输出驱动电路。例如，图3的电路包含具有耦合至输入/输出焊垫303及ESD设备305的漏极、耦合至接地导轨307的源极、以及耦合至栅极驱动控制电路309的栅极的晶体管301 (例如，NMOS驱动晶体管)。当ESD事件在输入/输出焊垫303发生(例如，由输入/输出焊垫303至接地导轨307的ESD轰击)时，栅极驱动控制电路309会馈送接地电位至栅极节点311，防止ESD电流流经并击穿晶体管301 (例如，关闭晶体管301而不管控制逻辑电路313的任何电位输出)。如图所示，栅极驱动控制电路309包含用以控制晶体管301的栅极的单一晶体管315 (例如，单一 NMOS晶体管)。同样地，在此情形下，包含栅极驱动控制电路309的每个I/O单元只增加一个额外的控制晶体管。
[0069]此外，图3的电路包含有反相器319、晶体管321 (例如，NMOS晶体管)、电阻器323及电容器325的ESD箝制电路317 (例如，I/O主动ESD电源箝制电路)。在正常操作下，反相器319的输出端子提供关闭讯号至晶体管315及321的栅极(例如，反相器319的输入端子为高电位而输出端子为低电位)。结果，在正常操作期间，晶体管301没有栅极驱动控制电路309的功能冲击。
[0070]在由输入/输出焊垫303至接地导轨307的ESD事件期间，ESD电流的主要路径(例如，路径327)是经过寄生二极管329 (例如，由于有PMOS晶体管331)、电源导轨333、以及ESD箝制电路317。因为如此，在ESD事件期间，反相器319的输出端子提供开启讯号至晶体管315及321的栅极(例如，反相器319的输入端子为低电位而输出端子为高电位)。例如，源于该ESD事件的ESD电流可造成在电阻器323、电容器325之间的节点(例如，在反相器319的输入端子的节点)为低电位，例如，由于有1-2微秒的精心设计的RC时间常数及“奈秒”的快速瞬时ESD时间，造成反相器319的输出端子为高电位。因此，在ESD事件期间，栅极节点311耦合至接地导轨(例如，VSS)，在ESD电流通过主要路径327或通过ESD设备305 (例如，ESD设备305可能有低电压触发器)由输入/输出焊垫303行进至接地导轨307时，造成晶体管301处于“关闭”状态。以此方式，考虑到其它附加组件(例如，附加电阻器/电容器组件)，图3的电路提供对于I/O区有最小冲击的ESD强度驱动电路(例如，只有一个额外晶体管用以控制驱动栅极)。此外，由于有简单的栅极驱动控制电路309，可减轻或排除与在正常操作期间的“假触发”有关的问题。
[0071]图4根据本揭示内容的示范具体实施例示意说明环状输入/输出电路。如图所示，该环状输入/输出电路包含多个I/O单元401以及多个箝制电路403。每个I/O单元，例如，可包含晶体管301及331，输入/输出焊垫303，以与栅极驱动控制电路309。此外，每个箝制电路403可包含ESD箝制电路317 (例如，I/O主动ESD箝制电路)。如图所示，ESD箝制电路317可控制开关405 (例如，动态驱动栅极控制ESD讯号)以在ESD事件期间开启每个栅极驱动控制电路309的晶体管315，以及在正常操作期间关闭每个栅极驱动控制电路309的晶体管315。
[0072]本揭示内容的具体实施例可达成数种技术效果，包括输入输出驱动电路的ESD强度，更有效地使用I/O区，以及排除在正常操作期间的“假触发”。本揭示内容的具体实施例可用于各种工业应用，例如，微处理器、智能型手机、行动电话、手机、机上盒、DVD烧录机及播放机、汽车导航、打印机及接口设备，网络及电信设备，游戏系统、数字照相机、或使用逻辑或高电压技术节点的任何其它设备。因此，本揭示内容在产业上可用于各种高度整合的半导体组件，包括使用ESD保护设备以通过ESD/闭锁标准规格(例如，液晶显示器(LCD)驱动器、同步随机存取内存(SRAM)、单次程序化(OTP)以及电源管理产品)的设备。
[0073]在以上说明中，本揭示内容用数个示范具体实施例来描述。不过，显然仍可做出各种修饰及改变而不脱离本揭示内容更宽广的精神及范畴，如权利要求书所述。因此，本专利说明书及附图应被视为图解说明用而非限定。应了解，本揭示内容能够使用各种其它组合及具体实施例以及在如本文所述的本发明概念范畴内能够做出任何改变或修改。
【权利要求】
1.一种电路,其包含: 第一 NMOS晶体管，其具有第一源极、第一漏极及第一栅极，其中，该第一源极耦合至接地导轨，以及该第一漏极耦合至输入/输出焊垫；以及 栅极驱动控制电路，其包含具有第二源极、第二漏极及第二栅极的第二 NMOS晶体管，其中，该第二漏极耦合至该第一栅极，该第二源极耦合至该接地导轨，以及在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位至该第一栅极。
2.根据权利要求1所述的电路，更包含: ESD箝制电路，其控制开关，以在该ESD事件期间开启该第二 NMOS晶体管，以及在正常操作期间关闭该第二 NMOS晶体管。
3.根据权利要求2所述的电路，其中，该ESD箝制电路耦合至该第二栅极，以及该ESD箝制电路在该ESD事件期间提供开启讯号至该第二栅极。
4.根据权利要求2所述的电路，其中，该ESD箝制电路包含: 第三NMOS晶体管，其具有第三源极、第三漏极及第三栅极；以及 反相器，其具有耦合至该第二及该第三栅极的输出端子，其中，该输出端子在该ESD事件期间提供开启讯号至该第二及该第三栅极。
5.根据权利要求4所述的电路，其中，该输出端子在正常操作期间提供关闭讯号至该第二及该第三栅极。
6.根据权利要求4所述的 电路，其中，ESD电流在该ESD事件期间通过该第三NMOS晶体管由该输入/输出焊垫流到该接地导轨。
7.根据权利要求4所述的电路，更包含: PMOS晶体管，其具有第四源极、第四漏极及第四栅极，其中，该第四漏极耦合至该第一漏极，以及该第四源极耦合至该第三漏极。
8.根据权利要求7所述的电路，更包含: ESD设备，其耦合至该输入/输出焊垫及该第一漏极，其中，ESD电流在该ESD事件期间通过该ESD设备由该输入/输出焊垫流到该接地导轨。
9.根据权利要求8所述的电路，其中，该ESD设备包含具有第五源极、第五漏极及第五栅极的第四NMOS晶体管，以及其中，该第五源极及该第五栅极耦合至该接地导轨，以及该第五漏极耦合至该输入/输出焊垫。
10.一种方法，其包含: 提供具有第一源极、第一漏极及第一栅极的第一 NMOS晶体管； 将该第一源极耦合至接地导轨，以及将该第一漏极耦合至输入/输出焊垫； 提供栅极驱动控制电路，其包含具有第二源极、第二漏极及第二栅极的第二 NMOS晶体管；以及 将该第二漏极耦合至该第一栅极，将该第二源极耦合至该接地导轨，其中，在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位至该第一栅极。
11.根据权利要求10所述的方法，更包括: 提供ESD箝制电路，其控制开关，以在该ESD事件期间开启该第二 NMOS晶体管，以及在正常操作期间关闭该第二 NMOS晶体管。
12.根据权利要求11所述的方法，更包括: 将该ESD箝制电路耦合至该第二栅极，其中，该ESD箝制电路在该ESD事件期间提供开启讯号至该第二栅极。
13.根据权利要求11所述的方法，更包括: 提供具有第三源极、第三漏极及第三栅极的第三NMOS晶体管的该ESD箝制电路，以及具有输出端子的反相器；以及 将该输出端子耦合至该第二及该第三栅极，其中，该输出端子在该ESD事件期间提供开启讯号至该第二及该第三栅极。
14.根据权利要求13所述的方法，其中，该输出端子在正常操作期间提供关闭讯号至该第二及该第三栅极。
15.根据权利要求13所述的方法，其中，ESD电流在该ESD事件期间通过该第三NMOS晶体管由该输入/输 出焊垫流到该接地导轨。
16.根据权利要求13所述的方法，更包括: 提供具有第四源极、第四漏极及第四栅极的PMOS晶体管；以及 将该第四漏极耦合至该第一漏极，以及将该第四源极耦合至该第三漏极。
17.根据权利要求16所述的方法，更包括: 提供ESD设备；以及 将该ESD设备耦合至该输入/输出焊垫及该第一漏极，其中，ESD电流在该ESD事件期间通过该ESD设备由该输入/输出焊垫流到该接地导轨。
18.根据权利要求17所述的方法，更包括: 提供具有第五源极、第五漏极及第五栅极的第四NMOS晶体管的该ESD设备；以及 将该第五源极及该第五栅极耦合至该接地导轨，以及将该第五漏极耦合至该输入/输出焊垫。
19.一种具有多个I/O单元的环状输入/输出电路，所述I/O单元中的每一个包括: 输入/输出焊垫； 第一 NMOS晶体管，其具有第一源极、第一漏极及第一栅极，其中，该第一源极耦合至接地导轨，以及该第一漏极耦合至该输入/输出焊垫；以及 栅极驱动控制电路，其包含具有第二源极、第二漏极及第二栅极的第二 NMOS晶体管，其中，该第二漏极耦合至该第一栅极，该第二源极耦合至该接地导轨，以及在出现于由该输入/输出焊垫至该接地导轨的ESD事件期间，该栅极驱动控制电路提供接地电位至该第一栅极。
20.根据权利要求19所述的环状输入/输出电路，更包含: ESD箝制电路，该ESD箝制电路包含具有第三源极、第三漏极及第三栅极的第三NMOS晶体管，以及具有输出端子耦合至该第二及该第三栅极中的至少一些的反相器，其中，该输出端子在该ESD事件期间提供开启讯号至耦合的该第二及该第三栅极，以及在正常操作期间提供关闭讯号至耦合的该第二及该第三栅极。
【文档编号】H01L23/60GK103456721SQ201310205629
【公开日】2013年12月18日 申请日期:2013年5月29日 优先权日:2012年5月29日
【发明者】赖大伟, 林盈彰 申请人:新加坡商格罗方德半导体私人有限公司