射频ldmos器件及其制造方法
【专利摘要】本发明公开了一种射频LDMOS器件，在硅外延层中包括和沟道区掺杂类型相同的深阱，在纵向上深阱位于漂移区的底部和硅外延层的底部之间，在横向上深阱和所述深接触孔相接触、且深阱在横向上的覆盖的区域范围大于等于沟道区的在横向上的覆盖的区域范围；深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，深阱的掺杂浓度要求大于在最高工作温度时硅外延层产生的本征载流子浓度。本发明能避免器件高温下硅外延层的电势升高使得深接触孔漏电增加并使器件烧坏的缺陷，能提高器件的高温性能和可靠性。本发明深阱还能延伸到漂移区底部，对器件起到RESURF效果，能降低器件导通电阻。本发明还公开了一种射频LDMOS器件的制造方法。
【专利说明】射频LDMOS器件及其制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种射频LDMOS器件；本发明还涉及一种射频LDMOS器件的制造方法。
【背景技术】
[0002]射频横向场效应晶体管(RF LDMOS)是应用于射频基站和广播站的常用器件。高击穿电压、低导通电阻和低寄生电容是RF LDMOS所必须具备的器件特性。为了最大可能地减小源区和沟道、衬底之间的寄生电容，通常采用重掺杂的衬底材料加轻掺杂的外延层，并利用钨深接触孔连接源区、沟道、外延层和衬底。如图1所示，是现有射频LDMOS器件的结构示意图，以N型器件为例，现有射频LDMOS器件包括:P型重掺杂即P+掺杂的硅衬底101，硅衬底101的掺杂浓度大于le20cm_3 ;P型轻掺杂的硅外延层102，硅外延层102的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层102掺杂越低、厚度越厚；N型漂移区103，形成于硅外延层102中#型掺杂的沟道区104，沟道区104和漂移区103在横向上相邻接；栅介质层107和多晶硅栅108 ;N型重掺杂即N+掺杂的源区105、漏区106 ；在源区105、漏区106和多晶硅栅108的表面形成有金属硅化物112 ;屏蔽介质层109和法拉第屏蔽层110，覆盖在多晶硅栅108的漏端的侧面和顶面上；深接触孔111，由填充于深槽中的金属如钨组成，深槽穿过源区105、沟道区104和硅外延层102并进入到硅衬底101中，深接触孔111将源区105、沟道区104、硅外延层102和硅衬底101电连接。
[0003]在正常工作条件下，深接触孔111接零电位，保证源区105、沟道区104和硅外延层102都处于等同的零电位。但如器件工作在高温下，半导体材料的本征载流子浓度急剧上升，由于需要满足器件漏端耐压能力的需要，硅外延层102的掺杂浓度较低即硅外延层102中多子的掺杂浓度较低，相应少子浓度随温度上升快速增大，从而改变了器件硅外延层102中的电势分布。这样，在漏端加高压时，高温时靠近钨深接触孔111的硅外延层102区域电势大于零电位，而钨深接触孔111表面加有零电位，造成钨深接触孔111上下存在电位差。而且金属钨的电阻很小，即使很小的电位差也会造成较大电流，并烧坏射频LDMOS器件。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种射频LDMOS器件，能提高器件的高温性能，防止器件在高温下烧坏，能降低器件的导通电阻。为此，本发明还提供一种射频LDMOS器件的制造方法。
[0005]为解决上述技术问题，本发明提供的射频LDMOS器件包括:
[0006]第一导电类型重掺杂的娃衬底。
[0007]第一导电类型掺杂的娃外延层，该娃外延层形成于所述娃衬底表面上。
[0008]漂移区，由形成于所述硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度。
[0009]沟道区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度。
[0010]多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0011]源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准。
[0012]漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0013]法拉第屏蔽层，覆盖在所述多晶硅栅的第二侧的侧面和顶面上、且所述法拉第屏蔽层和所述多晶硅栅之间隔离有屏蔽介质层。
[0014]深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述娃衬底电连接。
[0015]第一导电类型掺杂的深阱，所述深阱形成于所述硅外延层中，在纵向上所述深阱位于所述漂移区的底部和所述硅外延层的底部之间，在横向上所述深阱和所述深接触孔相接触、且所述深阱在横向上的覆盖的区域范围大于等于所述沟道区的在横向上的覆盖的区域范围。
[0016]所述深阱使所述深接触孔邻近区域的所述硅外延层的第一导电类型掺杂浓度提高，所述深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱的掺杂浓度要求大于在最高工作温度时所述硅外延层产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱的掺杂浓度也越高。
[0017]进一步的改进是，所述深阱由形成于所述硅外延层中的离子注入区组成；或者所述深阱由形成于所述硅外延层中的在位掺杂区组成。
[0018]进一步的改进是，所述深阱的掺杂浓度为所述硅外延层的掺杂浓度的2倍?10倍。所述深阱的掺杂浓度为2X1015cnT3至lX1016cm_3。
[0019]进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0020]为解决上述技术问题，本发明提供的射频LDMOS器件的制造方法包括如下步骤:
[0021]步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的娃外延层。
[0022]步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成漂移区，形成所述漂移区的选定区域由光刻工艺定义，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度。
[0023]步骤三、采用第一导电类型离子注入工艺在所述硅外延层中形成第一导电类型掺杂的深阱，在纵向上所述深阱位于所述漂移区的底部和所述硅外延层的底部之间，在横向上所述深阱和后续形成的深接触孔相接触、且所述深阱在横向上的覆盖的区域范围大于等于后续形成的沟道区的在横向上的覆盖的区域范围；所述深阱使所述深接触孔邻近区域的所述硅外延层的第一导电类型掺杂浓度提高，所述深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱的掺杂浓度要求大于在最高工作温度时所述硅外延层产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱的掺杂浓度也越闻。
[0024]步骤四、在形成有所述深阱的所述硅外延层表面生长栅介质层。
[0025]步骤五、在所述栅介质层表面淀积多晶娃。
[0026]步骤六、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述漂移区上方。
[0027]步骤七、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，退火推阱后所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0028]步骤八、在形成所述沟道区后的所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。
[0029]步骤九、在所述屏蔽介质层表面淀积法拉第屏蔽层。
[0030]步骤十、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖在所述多晶硅栅的第二侧的侧面和顶面上。
[0031]步骤十一、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0032]步骤十二、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。
[0033]步骤十三、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
[0034]进一步改进是，步骤三所述深阱的离子注入之后还包括对所述深阱进行炉管推阱的工艺。
[0035]为解决上述技术问题，本发明提供的射频LDMOS器件的制造方法包括如下步骤:
[0036]步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的娃外延层。
[0037]在形成所述硅外延层的过程中，在所述硅外延层的选定区域在位掺杂形成第一导电类型掺杂的深阱，在纵向上所述深阱位于后续形成的漂移区的底部和所述硅外延层的底部之间，在横向上所述深阱位于整个所述硅外延层的横向区域范围内；所述深阱使后续形成的深接触孔邻近区域的所述硅外延层的第一导电类型掺杂浓度提高，所述深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱的掺杂浓度要求大于在最高工作温度时所述硅外延层产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱的掺杂浓度也越高。
[0038]步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成所述漂移区，形成所述漂移区的选定区域由光刻工艺定义，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度。
[0039]步骤三、在形成有所述漂移区的所述硅外延层表面生长栅介质层。
[0040]步骤四、在所述栅介质层表面淀积多晶硅。
[0041]步骤五、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述漂移区上方。
[0042]步骤六、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，退火推阱后所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0043]步骤七、在形成所述沟道区后的所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。
[0044]步骤八、在所述屏蔽介质层表面淀积法拉第屏蔽层。
[0045]步骤九、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖在所述多晶硅栅的第二侧的侧面和顶面上。
[0046]步骤十、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0047]步骤十一、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。
[0048]步骤十二、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充钨形成深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
[0049]进一步的改进是，所述深阱的掺杂浓度为所述硅外延层的掺杂浓度的2倍?10倍。
[0050]进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0051]本发明通过在硅外延层中加入掺杂类型和沟道区相同的深阱，深阱能提高深阱位置处的硅外延层中的掺杂浓度，使得器件在最高温度以下的高温工作时都能够保证深接触孔周围的硅外延层中的由温度产生的本征载流子低于掺杂浓度，从而能保证深接触孔周围的硅外延层中多子浓度大于少子浓度，这样就能避免多子浓度和少子浓度相当时硅外延层的电势会随着漏端工作电压而升高的现象，从而能减少或消除深接触孔上下存在的电势差，降低或消除深接触孔的漏电流，防止器件被烧坏，从而能提高器件的高温性能和可靠性。
[0052]本发明的深阱还能延伸到漂移区的底部，从而能对器件起到RESURF (ReducedSurface Field，降低表面电场)的效果，能参与耗尽漂移区，使得漂移区的掺杂浓度可以更高一些，从而能进一步降低器件的导通电阻。
【专利附图】
【附图说明】
[0053]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0054]图1是现有射频LDMOS器件的结构示意图；
[0055]图2A是本发明实施例一射频LDMOS器件的结构示意图；
[0056]图2B是本发明实施例二射频LDMOS器件的结构示意图；
[0057]图3A-图3K是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图。
【具体实施方式】
[0058]如图2A所示，是本发明实施例一射频LDMOS器件的结构示意图；本发明实施例一射频LDMOS器件包括:
[0059]第一导电类型重掺杂的娃衬底I。娃衬底I的掺杂浓度大于le20cm 3。
[0060]第一导电类型掺杂的娃外延层2,该娃外延层2形成于所述娃衬底I表面上。所述硅外延层2的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层2掺杂越低、厚度越厚；较佳为，硅外延层2的掺杂浓度范围5X 114CnT3至2X 1015cm_3。
[0061]漂移区3，由形成于所述硅外延层2的选定区域中的第二导电类型离子注入区组成，所述漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述漂移区3的深度小于所述硅外延层2的厚度。
[0062]沟道区7，由形成于所述硅外延层2的选定区域中的第一导电类型离子注入区组成，所述沟道区7和所述漂移区3在横向上相邻接，所述沟道区7的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区7的深度小于等于所述漂移区3的深度。
[0063]多晶硅栅6，形成于所述沟道区7上方，所述多晶硅栅6和所述硅外延层2间隔离有栅介质层5。较佳为，栅介质层5的材料为氧化硅。所述多晶硅栅6覆盖部分所述沟道区7并延伸到所述漂移区3上方，被所述多晶硅栅6覆盖的所述沟道区7表面用于形成沟道。
[0064]源区9，由形成于所述沟道区7中的第二导电类型重掺杂区组成，所述源区9和所述多晶娃栅6的第一侧自对准。
[0065]漏区8，由形成于所述漂移区3中的第二导电类型重掺杂区组成，所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
[0066]法拉第屏蔽层11，覆盖在所述多晶硅栅6的第二侧的侧面和顶面上、且所述法拉第屏蔽层11和所述多晶硅栅6之间隔离有屏蔽介质层10。较佳为，屏蔽介质层10的材料为氧化硅。
[0067]在所述源区9、所述漏区8和未被所述法拉第屏蔽层11覆盖的所述多晶硅栅6的正面表面都形成有金属娃化物12。
[0068]深接触孔13，由填充于深槽中的金属组成，所述深槽穿过所述源区9、所述沟道区7和所述硅外延层2并进入到所述硅衬底I中，所述深接触孔13将所述源区9、所述沟道区
7、所述硅外延层2和所述硅衬底I电连接。较佳为，深接触孔13由填充于深槽中的金属钨组成。
[0069]第一导电类型掺杂的深阱4，所述深阱4形成于所述硅外延层2中，在纵向上所述深阱4位于所述漂移区3的底部和所述硅外延层2的底部之间，在横向上所述深阱4和所述深接触孔13相接触、且所述深阱4在横向上的覆盖的区域范围大于等于所述沟道区7的在横向上的覆盖的区域范围。
[0070]所述深阱4使所述深接触孔13邻近区域的所述硅外延层2的第一导电类型掺杂浓度提高，所述深阱4的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱4的掺杂浓度要求大于在最高工作温度时所述硅外延层2产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱4的掺杂浓度也越高，最高工作温度的范围200。。?400。。。
[0071]本发明实施例一中，所述深阱4在横向上的覆盖的区域范围包括了整个所述硅外延层2横向区域范围。本发明实施例二器件结构中的所述深阱4由形成于所述硅外延层2中的在位掺杂区组成或全面离子注入形成。
[0072]所述深阱4的掺杂浓度为所述硅外延层2的掺杂浓度的2倍?10倍，所述深阱的掺杂浓度范围为2 X 115CnT3至IX 116CnT3。
[0073]本发明实施例一射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当本发明实施例一射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型；或者，当本发明实施例一射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0074]如图2B所示，是本发明实施例二射频LDMOS器件的结构示意图；本发明实施例二器件和本发明实施例一器件之间的区别为:本发明实施例二中，所述深阱4由形成于所述硅外延层2中的离子注入区组成；所述深阱4在横向上的覆盖的区域范围和所述沟道区7的在横向上的覆盖的区域范围相当或略大。
[0075]如图3A至图3K所示，是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图。为解决上述技术问题，本发明实施例一射频LDMOS器件的制造方法包括如下步骤:
[0076]步骤一、如图3A所示，在第一导电类型重掺杂的硅衬底I表面上外延生长形成第一导电类型掺杂的娃外延层2。所述娃衬底I的掺杂浓度大于le20cm_3。所述娃外延层2的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层2掺杂越低、厚度越厚。较佳为，硅外延层2的掺杂浓度范围5X 114CnT3至2X 1015cm_3。
[0077]步骤二、如图3B所示，采用第二导电类型离子注入工艺在所述硅外延层2的选定区域中形成漂移区3，形成所述漂移区3的选定区域由光刻工艺定义，所述漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述漂移区3的深度小于所述硅外延层2的厚度。
[0078]步骤三、如图3C所示，采用第一导电类型离子注入工艺在所述硅外延层2中形成第一导电类型掺杂的深阱4，在纵向上所述深阱4位于所述漂移区3的底部和所述硅外延层2的底部之间，在横向上所述深阱4和后续形成的深接触孔13相接触、且所述深阱4在横向上的覆盖的区域范围大于等于后续形成的沟道区7的在横向上的覆盖的区域范围。本发明实施例一方法中，所述深阱4的离子注入为全面注入，所述深阱4在横向上的覆盖的区域范围包括了整个所述硅外延层2横向区域范围。在其它实施例方法中，所述深阱4的离子注入的范围也能选定在所述深接触孔13的周围区域，注入后，所述深阱4在横向上的覆盖的区域范围和所述沟道区7的在横向上的覆盖的区域范围相当或略大。
[0079]所述深阱4使所述深接触孔13邻近区域的所述硅外延层2的第一导电类型掺杂浓度提高，所述深阱4的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱4的掺杂浓度要求大于在最高工作温度时所述硅外延层2产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱4的掺杂浓度也越高。最高工作温度的范围200。。?400。。。
[0080]较佳为，所述深阱4的掺杂浓度为所述硅外延层2的掺杂浓度的2倍?10倍，且所述深阱的掺杂浓度范围为2 X 115CnT3至I X 11W30所述深阱4的离子注入后对注入离子进行炉管推阱。
[0081]步骤四、如图3D所示，在形成有所述深阱4的所述硅外延层2表面生长栅介质层5。较佳为栅介质层5的材料为氧化硅，采用热氧化工艺形成。
[0082]步骤五、如图3E所示，在所述栅介质层5表面淀积多晶硅6。所述多晶硅6为第二导电类型重掺杂，所述多晶硅6的掺杂能通过淀积时的在位掺杂、或者通过在所述多晶硅6淀积完成后进行全面离子注入掺杂。
[0083]步骤六、如图3F所示，采用光刻刻蚀工艺对所述多晶硅6进行刻蚀形成多晶硅栅6，所述多晶硅栅6作为所述射频LDMOS器件的栅极；所述多晶硅栅6的第二侧延伸到所述漂移区3上方。
[0084]步骤七、如图3G所示，在所述硅外延层2的选定区域中的进行第一导电类型离子注入形成所述沟道区7，形成所述沟道区7的选定区域由光刻工艺形成的光刻胶图形7a定义、且所述沟道区7的选定区域和所述多晶硅栅6的第一侧自对准，退火推阱后所述沟道区7和所述漂移区3在横向上相邻接，所述沟道区7的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区7的深度小于等于所述漂移区3的深度；被所述多晶硅栅6覆盖的所述沟道区7表面用于形成沟道。
[0085]步骤八、如图31所示，在形成所述沟道区7后的所述硅衬底I正面淀积屏蔽介质层10，所述屏蔽介质层10覆盖所述多晶硅栅6的顶面和侧面表面以及所述多晶硅栅6外的所述娃外延层2表面。
[0086]可以选择，后续步骤十一中的形成源区9和漏区8的步骤可以放在所述屏蔽介质层10淀积工艺之前形成。如图3H所示，进行第二导电类型重掺杂离子注入形成源区9和漏区8，所述源区9和所述多晶硅栅6的第一侧自对准；所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
[0087]步骤九、如图3J所示，在所述屏蔽介质层10表面淀积法拉第屏蔽层11。
[0088]步骤十、如图3J所示，采用干法刻蚀工艺对所述法拉第屏蔽层11进行刻蚀，刻蚀后所述法拉第屏蔽层11覆盖在所述多晶硅栅6的第二侧的侧面和顶面上。
[0089]步骤十一、在步骤八中未进行源区9和漏区8的离子注入时，此时可完成源区9和漏区8的离子注入:如图3K所示，进行第二导电类型重掺杂离子注入形成源区9和漏区8，所述源区9和所述多晶硅栅6的第一侧自对准；所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
[0090]步骤十二、如图3K所示,淀积金属娃化物12并退火合金化,所述金属娃化物12形成于所述源区9、所述漏区8和未被所述法拉第屏蔽层11覆盖的所述多晶硅栅6表面。
[0091]步骤十三、如图2A所示，进行深槽刻蚀，所述深槽穿过所述源区9、所述沟道区7和所述硅外延层2并进入到所述硅衬底I中；在所述深槽中填充金属形成所述深接触孔13，所述深接触孔13将所述源区9、所述沟道区7、所述硅外延层2和所述硅衬底I电连接。
[0092]本发明实施例一方法中，所述射频LDMOS器件能为N型器件或P型器件，当本发明实施例一方法形成的射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型；或者，当本发明实施例一方法形成的射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0093]本发明实施例二方法也可以参考图3C至图3K所示，本发明实施例二射频LDMOS器件的制造方法包括如下步骤:
[0094]步骤一、如图3C所示，在第一导电类型重掺杂的硅衬底I表面上外延生长形成第一导电类型掺杂的娃外延层2。所述娃衬底I的掺杂浓度大于le20cm_3。所述娃外延层2的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层2掺杂越低、厚度越厚。较佳为，硅外延层2的掺杂浓度范围5X 114CnT3至2X 1015cm_3。
[0095]在形成所述硅外延层2的过程中，在所述硅外延层2的选定区域在位掺杂形成第一导电类型掺杂的深阱4，在纵向上所述深阱4位于后续形成的漂移区3的底部和所述硅外延层2的底部之间，在横向上所述深阱4位于整个所述硅外延层2的横向区域范围内。
[0096]所述深阱4使后续形成的深接触孔13邻近区域的所述硅外延层2的第一导电类型掺杂浓度提高，所述深阱4的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱4的掺杂浓度要求大于在最高工作温度时所述硅外延层2产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱4的掺杂浓度也越高。最高工作温度的范围 200°C?400°C。
[0097]较佳为，所述深阱4的掺杂浓度为所述硅外延层2的掺杂浓度的2倍?10倍，且所述深阱的掺杂浓度范围为2 X 115CnT3至I X 1016Cm_3。
[0098]步骤二、如图3C所示，采用第二导电类型离子注入工艺在所述硅外延层2的选定区域中形成所述漂移区3，形成所述漂移区3的选定区域由光刻工艺定义，所述漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述漂移区3的深度小于所述硅外延层2的厚度。
[0099]步骤三、如图3D所示，在形成有所述深阱4的所述硅外延层2表面生长栅介质层5。较佳为栅介质层5的材料为氧化硅，采用热氧化工艺形成。
[0100]步骤四、如图3E所示，在所述栅介质层5表面淀积多晶硅6。所述多晶硅6为第二导电类型重掺杂，所述多晶硅6的掺杂能通过淀积时的在位掺杂、或者通过在所述多晶硅6淀积完成后进行全面离子注入掺杂。
[0101]步骤五、如图3F所示，采用光刻刻蚀工艺对所述多晶硅6进行刻蚀形成多晶硅栅6，所述多晶硅栅6作为所述射频LDMOS器件的栅极；所述多晶硅栅6的第二侧延伸到所述漂移区3上方。
[0102]步骤六、如图3G所示，在所述硅外延层2的选定区域中的进行第一导电类型离子注入形成所述沟道区7，形成所述沟道区7的选定区域由光刻工艺形成的光刻胶图形7a定义、且所述沟道区7的选定区域和所述多晶硅栅6的第一侧自对准，退火推阱后所述沟道区7和所述漂移区3在横向上相邻接，所述沟道区7的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区7的深度小于等于所述漂移区3的深度；被所述多晶硅栅6覆盖的所述沟道区7表面用于形成沟道。
[0103]步骤七、如图31所示，在形成所述沟道区7后的所述硅衬底I正面淀积屏蔽介质层10，所述屏蔽介质层10覆盖所述多晶硅栅6的顶面和侧面表面以及所述多晶硅栅6外的所述娃外延层2表面。
[0104]可以选择，后续步骤十一中的形成源区9和漏区8的步骤可以放在所述屏蔽介质层10淀积工艺之前形成。如图3H所示，进行第二导电类型重掺杂离子注入形成源区9和漏区8，所述源区9和所述多晶硅栅6的第一侧自对准；所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
[0105]步骤八、如图3J所示，在所述屏蔽介质层10表面淀积法拉第屏蔽层11。
[0106]步骤九、如图3J所示，采用干法刻蚀工艺对所述法拉第屏蔽层11进行刻蚀，刻蚀后所述法拉第屏蔽层11覆盖在所述多晶硅栅6的第二侧的侧面和顶面上。
[0107]步骤十、在步骤八中未进行源区9和漏区8的离子注入时，此时可完成源区9和漏区8的离子注入:如图3K所示，进行第二导电类型重掺杂离子注入形成源区9和漏区8，所述源区9和所述多晶硅栅6的第一侧自对准；所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
[0108]步骤^--、如图3K所示,淀积金属娃化物12并退火合金化,所述金属娃化物12形成于所述源区9、所述漏区8和未被所述法拉第屏蔽层11覆盖的所述多晶硅栅6表面。
[0109]步骤十二、如图2A所示，进行深槽刻蚀，所述深槽穿过所述源区9、所述沟道区7和所述硅外延层2并进入到所述硅衬底I中；在所述深槽中填充金属形成所述深接触孔13，所述深接触孔13将所述源区9、所述沟道区7、所述硅外延层2和所述硅衬底I电连接。
[0110]本发明实施例二方法中，所述射频LDMOS器件能为N型器件或P型器件，当本发明实施例二方法形成的射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型；或者，当本发明实施例二方法形成的射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0111]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种射频LDMOS器件，其特征在于，包括: 第一导电类型重掺杂的娃衬底； 第一导电类型掺杂的娃外延层，该娃外延层形成于所述娃衬底表面上； 漂移区，由形成于所述硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度； 沟道区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度； 多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道； 源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准； 漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离； 法拉第屏蔽层，覆盖在所述多晶硅栅的第二侧的侧面和顶面上、且所述法拉第屏蔽层和所述多晶硅栅之间隔离有屏蔽介质层； 深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述娃衬底电连接； 第一导电类型掺杂的深阱，所述深阱形成于所述硅外延层中，在纵向上所述深阱位于所述漂移区的底部和所述硅外延层的底部之间，在横向上所述深阱和所述深接触孔相接触、且所述深阱在横向上的覆盖的区域范围大于等于所述沟道区的在横向上的覆盖的区域范围； 所述深阱使所述深接触孔邻近区域的所述硅外延层的第一导电类型掺杂浓度提高，所述深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱的掺杂浓度要求大于在最高工作温度时所述硅外延层产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱的掺杂浓度也越高。
2.如权利要求1所述射频LDMOS器件，其特征在于:所述深阱由形成于所述硅外延层中的离子注入区组成；或者所述深阱由形成于所述硅外延层中的在位掺杂区组成。
3.如权利要求1所述射频LDMOS器件，其特征在于:所述深阱的掺杂浓度为所述硅外延层的掺杂浓度的2倍?10倍，杂质浓度在2 X 115CnT3至I X 1016Cm_3。
4.如权利要求1或3所述射频LDMOS器件，其特征在于:所述深阱的掺杂浓度为2X 115Cm 3 至 I X 116Cm 3。
5.如权利要求1所述射频LDMOS器件，其特征在于:所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
6.一种射频LDMOS器件的制造方法，其特征在于，包括如下步骤: 步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层； 步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成漂移区，形成所述漂移区的选定区域由光刻工艺定义，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度； 步骤三、采用第一导电类型离子注入工艺在所述硅外延层中形成第一导电类型掺杂的深阱，在纵向上所述深阱位于所述漂移区的底部和所述硅外延层的底部之间，在横向上所述深阱和后续形成的深接触孔相接触、且所述深阱在横向上的覆盖的区域范围大于等于后续形成的沟道区的在横向上的覆盖的区域范围；所述深阱使所述深接触孔邻近区域的所述硅外延层的第一导电类型掺杂浓度提高，所述深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱的掺杂浓度要求大于在最高工作温度时所述硅外延层产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱的掺杂浓度也越高；步骤四、在形成有所述深阱的所述硅外延层表面生长栅介质层； 步骤五、在所述栅介质层表面淀积多晶硅； 步骤六、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述漂移区上方； 步骤七、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，退火推阱后所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道； 步骤八、在形成所述沟道区后的所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面； 步骤九、在所述屏蔽介质层表面淀积法拉第屏蔽层； 步骤十、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖在所述多晶硅栅的第二侧的侧面和顶面上； 步骤十一、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离； 步骤十二、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面； 步骤十三、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
7.—种如权利要求6所述的方法，其特征在于:步骤三所述深阱的离子注入之后还包括对所述深阱进行炉管推阱的工艺。
8.一种射频LDMOS器件的制造方法，其特征在于，包括如下步骤: 步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层； 在形成所述硅外延层的过程中，在所述硅外延层的选定区域在位掺杂形成第一导电类型掺杂的深阱，在纵向上所述深阱位于后续形成的漂移区的底部和所述硅外延层的底部之间，在横向上所述深阱位于整个所述硅外延层的横向区域范围内；所述深阱使后续形成的深接触孔邻近区域的所述硅外延层的第一导电类型掺杂浓度提高，所述深阱的掺杂浓度根据射频LDMOS器件最高工作温度进行设置，所述深阱的掺杂浓度要求大于在最高工作温度时所述硅外延层产生的本征载流子浓度，所述射频LDMOS器件的最高工作温度越高、所述深阱的掺杂浓度也越高； 步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成所述漂移区，形成所述漂移区的选定区域由光刻工艺定义，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度； 步骤三、在形成有所述漂移区的所述硅外延层表面生长栅介质层； 步骤四、在所述栅介质层表面淀积多晶硅； 步骤五、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述漂移区上方； 步骤六、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，退火推阱后所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道； 步骤七、在形成所述沟道区后的所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面； 步骤八、在所述屏蔽介质层表面淀积法拉第屏蔽层； 步骤九、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖在所述多晶硅栅的第二侧的侧面和顶面上； 步骤十、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离； 步骤十一、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面； 步骤十二、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充钨形成深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
9.如权利要求6或8所述方法，其特征在于:所述深阱的掺杂浓度为所述硅外延层的掺杂浓度的2倍?10倍。
10.如权利要求6或8所述方法，其特征在于:所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
【文档编号】H01L21/336GK104241353SQ201310227240
【公开日】2014年12月24日 申请日期:2013年6月7日 优先权日:2013年6月7日
【发明者】钱文生 申请人:上海华虹宏力半导体制造有限公司