互连结构及其形成方法

互连结构及其形成方法
【专利摘要】本发明提供了一种互连结构及其形成方法。其中，一种半导体器件包括接合在第二芯片上的第一芯片。第一芯片包括第一衬底和在第一IMD层中形成的第一互连部件。第二芯片包括第二衬底和在第二IMD层中形成的第二互连部件。该器件还包括：第一导电插塞，其形成在第一衬底和第一IMD层内，其中，第一导电插塞连接至第一互连部件；以及第二导电插塞，第二导电插塞穿过第一衬底和第一IMD层并部分地穿过第二IMD层而形成，其中，第二导电插塞连接至第二互连部件。
【专利说明】互连结构及其形成方法
[0001] 相关申请的交叉引用
[0002] 本申请涉及并要求于2013年3月14目提交的标题为"Interconnect Structure and Method of Forming Same"的美国临时申请第61/784,139号的优先权，其内容结合于 此作为参考。

【背景技术】
[0003] 由于各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成度不断提 高，半导体产业经历了快速的发展。在大多数情况下，这种集成度的提高源自最小特征尺寸 的不断减小（例如，将半导体工艺节点朝着亚20nm节点缩减），这使得更多的部件集成在给 定的区域内。随着近来对微型化、更高速度、更大带宽以及更低功耗和延迟的要求提高，也 产生了对于半导体管芯的更小和更具创造性的封装技术的需要。
[0004] 随着半导体技术的进一步发展，堆叠式半导体器件作为有效替代物出现从而进一 步减小半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造有源 电路（诸如逻辑、存储器、处理器电路等）。两个或多个半导体晶圆可以相互堆叠以进一步 降低半导体器件的形状因数。
[0005] 通过合适的接合技术可将两个半导体晶圆接合在一起。常用的接合技术包括直接 接合、化学活性接合、等离子体活化接合、阳极接合、共晶接合、玻璃介质接合、粘合接合、热 压缩接合、反应接合（reactive bonding)等。一旦两个半导体晶圆接合在一起，两个半导 体晶圆之间的界面就可在堆叠式半导体晶圆之间提供导电路径。
[0006] 堆叠式半导体器件的一个优势特征是可通过使用堆叠式半导体器件来实现更高 的集成度。此外，堆叠式半导体器件可实现更小的形状因数、成本效益、增强的性能以及更 低的功耗。


【发明内容】

[0007] 根据本发明的一个方面，提供了一种装置，包括：第一半导体芯片，包括第一衬底 和形成在第一衬底上方的多个第一互连部件；第二半导体芯片，接合在第一半导体芯片上， 其中，第二半导体芯片包括第二衬底和形成在第二衬底上方的多个第二互连部件；第一导 电插塞，连接至第一互连部件，第一导电插塞包括第一部分和第二部分，第一部分形成在第 一互连部件与第一衬底的正面之间，第一部分具有第一宽度，第二部分形成在第一衬底的 正面与第一衬底的背面之间，第二部分具有大于或等于第一宽度的第二宽度；以及第二导 电插塞，连接至第二互连部件，第二导电插塞包括第三部分和第四部分，第三部分形成在第 二互连部件与第一衬底的正面之间，第三部分具有第三宽度，第四部分形成在第一衬底的 正面和第一衬底的背面之间，第四部分具有大于或等于第三宽度的第四宽度。
[0008] 优选地，第一互连部件是形成在第一衬底上方的金属间介电层中的第一金属线。
[0009] 优选地，第一互连部件是形成在第一衬底上方的第一重分布线。
[0010] 优选地，第一互连部件是形成在第一衬底上方的第一接触件。 toon] 优选地，第一导电插塞通过形成在第一衬底的背面上方的金属线来连接至第二导 电插塞。
[0012] 优选地，第一导电插塞通过形成在第一衬底中的连接结构来连接至第二导电插 塞。
[0013] 优选地，第一导电插塞由铜形成；第二导电插塞由铜形成；以及连接结构由铜形 成。
[0014] 根据本发明的另一方面，提供了一种器件，包括：第一芯片，其包括第一衬底和形 成在第一金属间介电层中和第一衬底上方的多个第一互连部件；第二芯片，接合在第一芯 片上，第二芯片包括第二衬底和形成在第二金属间介电层中和第二衬底上方的多个第二互 连部件；第一导电插塞，穿过第一衬底并部分地穿过第一金属间介电层而形成，第一导电插 塞连接至第一互连部件；以及第二导电插塞，穿过第一衬底和第一金属间介电层并部分地 穿过第二金属间介电层而形成，第二导电插塞连接至第二互连部件。
[0015] 优选地，第一导电插塞包括：第一部分，形成在第一互连部件和第一衬底的正面之 间，第一部分具有第一宽度；以及第二部分，形成在第一衬底的正面和第一衬底的背面之 间，第二部分具有大于或等于第一宽度的第二宽度。
[0016] 优选地，第二导电插塞包括：第三部分，形成在第二互连部件和第一衬底的正面之 间，第三部分具有第三宽度；以及第四部分，形成在第一衬底的正面和第一衬底的背面之 间，第四部分具有大于或等于第三宽度的第四宽度。
[0017] 优选地，第一芯片包括背照式图像传感器；以及第二芯片包括多个逻辑电路。
[0018] 优选地，第一互连部件是形成在第一金属间介电层中的第一金属线；以及第二互 连部件是形成在第二金属间介电层中的第二金属线。
[0019] 优选地，第一互连部件是形成在第一衬底上方的第一接触件；以及第二互连部件 是形成在第二金属间介电层中的第二金属线。
[0020] 优选地，第一互连部件是形成在第一衬底上方的第一重分布线；以及第二互连部 件是形成在第二金属间介电层中的第二金属线。
[0021] 根据本发明的又一方面，提供了一种方法，包括：将第一半导体晶圆接合在第二半 导体晶圆上，其中，第一半导体晶圆包括第一衬底、第一金属间介电层和第一互连结构，第 一互连结构形成在第一金属间介电层中和第一衬底上方，以及第二半导体晶圆包括第二衬 底、第二金属间介电层和第二互连结构，第二互连结构形成在第二金属间介电层中和第二 衬底上方；图案化第一衬底以在第一衬底中形成第一开口和第二开口；采用蚀刻工艺并将 第一互连结构用作硬掩模层来形成第三开口和第四开口，其中，第三开口是第一开口的延 伸并部分地穿过第一金属间介电层而形成，并且第四开口是第二开口的延伸并穿过第一金 属间介电层和部分地穿过第二金属间介电层而形成；以及在第一开口、第二开口、第三开口 和第四开口中镀导电材料，以形成第一导电插塞和第二导电插塞。
[0022] 优选地，该方法还包括：在第一半导体晶圆的背面上沉积底部抗反射涂层；以及 去除第一衬底的一部分以形成第一开口和第二开口。
[0023] 优选地，该方法还包括：将第一半导体晶圆中的第一金属线用作硬掩模层来形成 第三开口。
[0024] 优选地，该方法还包括：将第一半导体晶圆中的接触件用作硬掩模层来形成第三 开口。
[0025] 优选地，该方法还包括：将第一半导体晶圆的重分布线用作硬掩模层来形成第三 开口。
[0026] 优选地，该方法还包括：在第一开口、第二开口、第三开口和第四开口中镀导电材 料以形成第一导电插塞和第二导电插塞的步骤之后，将化学机械抛光工艺应用于第一半导 体晶圆的背面；以及通过化学汽相沉积工艺在第一半导体晶圆的背面上方沉积介电层。

【专利附图】

【附图说明】
[0027] 为了更完整地理解本发明及其优点，现结合附图参照以下描述，其中：
[0028] 图1示出了根据本发明各个实施例的在接合工艺之前的堆叠式半导体器件的截 面图；
[0029] 图2示出了根据本发明各个实施例的图1所示半导体器件在第一半导体晶圆上方 形成底部抗反射涂层（BARC)以及将图案化工艺应用于第一半导体晶圆的衬底之后的截面 图；
[0030] 图3示出了根据本发明各个实施例的图2所示半导体器件在半导体器件上方沉积 介电层之后的截面图；
[0031] 图4示出了根据本发明各个实施例的图3所示半导体器件在半导体器件上方形成 掩模层之后的截面图；
[0032] 图5示出了根据本发明各个实施例的图4所示半导体器件在应用蚀刻工艺之后的 截面图；
[0033] 图6示出了根据本发明各个实施例的图5所示半导体器件在去除剩余的光刻胶层 之后的截面图；
[0034] 图7示出了根据本发明各个实施例的图6所示半导体器件在将导电材料填充在开 口中之后的截面图；
[0035] 图8示出了根据本发明各个实施例的图7所述半导体器件在将化学机械抛光 (CMP)工艺应用于半导体器件顶面之后的截面图；
[0036] 图9示出了根据本发明各个实施例的图8所示半导体器件在半导体器件上形成介 电层之后的截面图；
[0037] 图10示出了根据本发明各个实施例的另一堆叠式半导体器件的截面图；
[0038] 图11示出了根据本发明各个实施例的又一堆叠式半导体器件的截面图；
[0039] 图12示出了根据本发明各个实施例的包括堆叠式晶圆结构的背照式图像传感器 的截面图；
[0040] 图13示出了根据本发明各个实施例的双焊盘的连接结构；
[0041] 图14示出了根据本发明各个实施例的双焊盘的另一连接结构；
[0042] 图15示出了根据本发明各个实施例的双焊盘的多种第一组合；
[0043] 图16示出了根据本发明的各个实施例的双焊盘的多种第二组合；以及
[0044] 图17示出了根据本发明的各个实施例的双焊盘的多种第三组合。
[0045] 除非另有说明，不同附图中相应的数字和符号通常代表相应的部分。绘制附图以 便清楚地说明各个实施例的相关方面并且不必按比例绘制附图。

【具体实施方式】
[0046] 以下详细论述了目前优选实施例的制作和使用。然而，应当认识到，本发明提供了 许多可以在各种具体环境中具体化的可应用发明概念。所论述的具体实施例仅仅是对制作 和使用本发明的具体方法的说明但没有限制本发明的范围。
[0047] 参照具体环境下的优选实施例（即，用于形成堆叠式半导体器件的互连结构的方 法）来描述本发明。然而，本发明也可应用于各种半导体器件中。以下参照附图来详细解 释各个实施例。
[0048] 图1示出了根据本发明各个实施例的在接合工艺之前的堆叠式半导体器件的截 面图。第一半导体晶圆110和第二半导体晶圆210两者都包括半导体衬底（例如，第一衬 底102和第二衬底202)和在半导体衬底上方形成的多个互连结构（例如，金属线106、108、 206和208)。将第一半导体晶圆110用作实例来说明接合工艺之前的半导体晶圆的详细结 构。
[0049] 如图1所不，第一半导体晶圆110可包括第一衬底102和在第一衬底102上方形 成的多个金属间介电层104。此外，在金属间介电层104内形成诸如金属线106和108的多 条金属线。
[0050] 第一衬底102可由硅形成，尽管其也可由其他III族、IV族和/或V族元素（诸 如硅、锗、镓、砷）及它们的组合形成。第一衬底102也可以采用绝缘体上硅（SOI)的形式。 SOI衬底可包括在形成在硅衬底中的绝缘体层（例如，隐埋氧化物等）上方形成的半导体材 料（例如，硅、锗等）层。此外，其他可用的衬底包括多层衬底、梯度衬底、混合取向衬底及 它们的任意组合等。
[0051] 第一衬底102还可包括各种电路（未示出）。在第一衬底102上形成的电路可以 是适合于具体应用的任何类型的电路。根据一些实施例，电路可包括各种η型金属氧化物 半导体（NM0S)和/或ρ型金属氧化物半导体（PM0S)器件，诸如晶体管、电容器、电阻器、二 极管、光电二极管、熔丝等。
[0052] 可互连电路以执行一种或多种功能。这些功能可包括存储结构、处理结构、传感 器、放大器、功率分配、输入/输出电路等。本领域的技术人员应理解提供上述实例仅用于 说明的目的但并非将各种实施例限制在任何具体应用中。
[0053] 在第一衬底102上方形成金属间介电层104。如图1所不，金属间介电层104可包 括诸如金属线106和108的多条金属线。
[0054] 金属线106和108可通过任何合适的形成工艺（例如，光刻和蚀亥lj、镶嵌、双镶嵌 等）而制成并且其可使用合适的导电材料（诸如铜、铝、铝合金、铜合金等）而形成。
[0055] 如图1所示，在第二半导体晶圆210的顶部上堆叠第一半导体晶圆110。在一些实 施例中，在第一半导体晶圆110和第二半导体晶圆210中分别形成多个接合焊盘。此外，位 于第二半导体晶圆210中的接合焊盘与位于第一半导体晶圆110中的相应接合焊盘以面对 面的方式对齐。通过诸如直接接合的适当接合技术将第一半导体晶圆110和第二半导体晶 圆210接合在一起。
[0056] 根据一些实施例，在直接接合工艺中，第一半导体晶圆110和第二半导体晶圆210 之间的连接可通过金属-金属接合（例如，铜-铜接合）、电介质-电介质接合（例如，氧化 物-氧化物接合）、金属-电介质接合（例如，氧化物-铜接合）及它们的任意组合等来实 现。
[0057] 应该注意，图1所示的接合可以为晶圆级接合。在晶圆级接合中，晶圆110和晶圆 210接合在一起，然后被锯成管芯。可选地，可在芯片级进行接合。
[0058] 图2示出了根据本发明各个实施例的图1所示半导体器件在第一半导体晶圆上方 形成底部抗反射涂（BARC)层和对第一半导体晶圆应用图案化工艺之后的截面图。在第一 衬底102的背面上形成BARC层112。在整个说明书中，第一衬底102的与BARC层112相邻 的侧面被称为第一衬底102的背面。
[0059] 可由氮化物材料、有机材料、氧化物材料等形成BARC层112。可使用诸如化学汽相 沉积（CVD)等的合适技术来形成BARC层112。
[0060] 可使用合适的沉积和光刻技术在BARC层112的上方形成诸如光刻胶掩模等的图 案化掩模。可将合适的蚀刻工艺（诸如反应离子蚀刻（RIE)或其他干蚀刻、各向异性湿蚀 刻或任何其他合适的各向异性蚀刻或图案化工艺）应用于第一半导体晶圆110的第一衬底 102。因此，在第一衬底102中形成多个开口 114和116。
[0061] 图3示出了根据本发明各个实施例的图2所示半导体器件在半导体器件上方沉积 介电层之后的截面图。如图3所示，在开口 114和116的底部和侧壁上方形成介电层302。 另外，在BARC层112的上方形成介电层302。
[0062] 可由集成电路制造中常用的各种介电材料来形成介电层302。例如，介电层302可 由二氧化硅、氮化硅或诸如硼硅玻璃的掺玻璃层等形成。可选地，介电层可以是氮化硅层、 氮氧化硅层、聚酰胺层、低介电常数绝缘体等。此外，也可使用上述介电材料的组合来形成 介电层302。根据一些实施例，可使用诸如溅射、氧化、CVD等的适当的技术来形成介电层 302。
[0063] 图4示出了根据本发明各个实施例的图3所示半导体器件在半导体器件上方形成 掩模层之后的截面图。在开口 114和开口 116(如图3所示）的侧壁上方形成图案化掩模 402。如图4所示，在沿着开口 114和开口 116的侧壁形成图案化掩模402之后，形成了两 个新的开口 404和406。
[0064] 图案化掩模402可以是光刻胶层。使用合适的沉积和光刻技术在半导体器件的顶 面上形成图案化掩模402。
[0065] 图5示出了根据本发明各个实施例的图4所示半导体器件在将蚀刻工艺应用于半 导体器件之后的截面图。可实施合适的蚀刻工艺（诸如干蚀刻、各向异性湿蚀刻或其他任 何合适的各向异性蚀刻或图案化的工艺）以形成开口 504和开口 506。开口 504和开口 506 分别是开口 404和开口 406的延伸。具体而言，开口 506延伸穿过金属间介电层104和两 个堆叠的晶圆的接合界面，并且部分地延伸到金属间介电层204内。相反，开口 504部分地 延伸到金属间介电层104内。如图5所示，在形成开口 504和开口 506之后，暴露出金属线 106 和 208。
[0066] 应该注意，可由诸如铜的合适金属材料来形成金属线106,其具有与第一衬底102 和金属间介电层不同的蚀刻速率（选择性）。因此，金属线106可作为用于金属间介电层 104和金属间介电层204的蚀刻工艺的硬掩模层。可使用选择性蚀刻工艺来快速地蚀刻金 属间介电层104和204而只蚀刻金属线106的一部分。如图5所不，硬掩模层（例如，金属 线106)的暴露部分被部分地蚀刻掉，从而形成诸如凹槽502的凹槽。凹槽502的深度可取 决于不同的应用和设计的需要而变化。
[0067] 图6示出了根据本发明各个实施例的图5所示半导体器件在去除剩余的光刻胶层 之后的截面图。通过使用诸如化学溶剂清洗、等离子体灰化、干法剥离等合适的光刻胶剥离 技术可去除如图5所示剩余的光刻胶层。光刻胶剥离技术是公知的，因此本发明中不再进 一步详细论述以避免重复。
[0068] 图7示出了根据本发明各个实施例的图6所示半导体器件在将导电材料填充在开 口中之后的截面图。在一些实施例中，在镀工艺之前可沉积阻挡层和晶种层，从而将导电材 料填充到开口内。
[0069] 可在开口（例如，图6所示的开口 404)的底部和侧壁上沉积阻挡层710。阻挡层 710可由钛、氮化钛、钽、氮化钽以及它们的组合等形成。在一些实施例中，阻挡层710可以 是厚度均匀的。在可选实施例中，阻挡层710可以是厚度不均匀的。可使用适合的制造技 术（诸如原子层沉积（ALD)、等离子体增强化学汽相沉积（PECVD)、等离子体增强物理汽相 沉积（PEPVD)等）来形成阻挡层710。
[0070] 此外，可在阻挡层710上方沉积晶种层（未示出）。可由铜、镍、金及它们的任意组 合等来形成晶种层。可通过诸如PCV、CVD等合适的沉积技术来形成晶种层。
[0071] 此外，晶种层可与提高晶种层粘合特性的材料制成合金使其可作为粘合层。例如， 晶种层可与诸如锰、铝的材料制成合金，这些材料将迁移至晶种层和阻挡层710之间的界 面并将增强这两层之间的粘合性。在形成晶种层的过程中可引入合金材料。合金材料可占 到晶种层的不超过约10%。
[0072] -旦在开口中沉积了阻挡层710和晶种层，就将包括钨、钛、铝、铜及它们的任意 组合等的导电材料填充在开口中，从而形成导电插塞702和插塞704。在一些实施例中，通 过电镀工艺可将导电材料填充在开口中。
[0073] 图8示出了根据本发明各个实施例的图7所述半导体器件在将化学机械抛光 (CMP)工艺应用于半导体器件顶面之后的截面图。可实施诸如CMP、回蚀步骤等的平坦化工 艺以平坦化半导体器件的顶面。如图8所示，作为结果，去除了导电材料的一部分。如图8 所示，在半导体器件上实施CMP工艺之后，可在半导体器件中形成两个导电插塞802和804。
[0074] 如图8所不，每一个导电插塞（例如，导电插塞802和804)都可包括两部分。对 于导电插塞802,第一部分是从硬掩模层至第一衬底102的正面。如图8所示，第一部分的 宽度是W1。第二部分从第一衬底102的正面至第一衬底102的背面。如图8所示，第二部 分的宽度是W2。在一些实施例中，W2大于或等于W1。
[0075] 对于导电插塞804,第一部分是从金属线208至第一衬底102的正面。如图8所 示，第一部分的宽度是W3。第二部分从第一衬底102的正面至第一衬底102的背面。如图 8所示，第二部分的宽度是W4。在一些实施例中，W4大于或等于W3。
[0076] 图9示出了根据本发明各个实施例的图8所示半导体器件在半导体器件上形成介 电层之后的截面图。介电层902可包括常用的介电材料，诸如氮化硅、氮化硅、碳氧化硅、碳 化硅、它们组合以及它们的多层。可通过诸如溅射、CVD等合适的沉积技术在半导体器件上 方沉积介电层902。
[0077] 导电插塞（例如，导电插塞802)包括参照图8所述的两部分。在整个说明书中， 导电插塞802和804还可选地被称为三维结构904。
[0078] 具有图9所示导电插塞802和804的堆叠式晶圆的一个优势特征是通过单个导电 插塞（例如，导电插塞804)使两个半导体晶圆的有源电路都相互连接。这种单个导电插塞 有助于进一步减少形状因数。
[0079] 可选地，通过两个导电插塞和连接结构（诸如在两个导电插塞之间连接的金属） 使两个半导体晶圆的有源电路都相互连接。以下将参照图13和图14描述导电插塞的具体 连接结构。
[0080] 总之，与通过多个导电插塞连接的堆叠式半导体器件相比，图9所示在两个半导 体晶圆之间连接的单个导电插塞（例如，导电插塞804)有助于减少功耗和防止寄生干扰。
[0081] 应该注意，尽管图9示出了堆叠在一起的两个半导体晶圆，但本领域技术人员可 认识到，图9所示的堆叠式半导体器件仅仅是实例。可有很多替代、变化和修改。例如，堆 叠式半导体器件可容纳两个以上的半导体晶圆。
[0082] 图10示出了根据本发明各个实施例的另一堆叠式半导体器件的截面图。除了通 过与第一衬底102和金属间介电层104之间的界面相邻的接触件来形成硬掩模层以外，堆 叠式半导体器件1〇〇〇类似于图9所示的堆叠式半导体器件100。
[0083] 可在层间介电层中（未示出）形成形成接触件。尽管任何合适的电介质可用于两 层中的任一层，但层间介电层可包括诸如硼磷硅玻璃（BPSG)的材料。尽管可选择使用其他 工艺，但可使用诸如TOCVD的工艺来形成层间介电层。
[0084] 可通过合适的光刻和蚀刻技术穿过层间介电层来形成接触件1006。一般来说，这 些光刻技术涉及沉积光刻胶材料、掩蔽、曝光和显影光刻胶材料以暴露将被去除的部分层 间介电层。剩余的光刻胶材料保护下面的材料免受随后的处理步骤（诸如蚀刻）的影响。
[0085] 接触件1006可包括阻挡/粘合层（未示出）从而防止扩散并向接触件1006提供 更好的粘合。在一些实施例中，可由任何合适的导电材料（诸如具有高导电性和低电阻的 金属、金属元素、过渡金属等）形成接触件1006。
[0086] 尽管可选择利用其他材料（诸如铜、铝等），但根据一个实施例可由钨形成接触件 1006。在由钨形成接触件1006的实施例中，尽管可选择利用任何形成方法，但通过本领域 内已知的CVD技术来沉积接触件1006。
[0087] 如图10所示，导电插塞（例如，导电插塞1002和1004)包括两部分。在整个说明 书中，该导电插塞还可选地被称为三维结构1003。
[0088] 图11示出了根据本发明各个实施例的又一堆叠式半导体器件的截面图。除了通 过与两个半导体晶圆的界面相邻的重分布线来形成蚀刻硬掩模以外，堆叠式半导体器件 1100类似于图9所示的堆叠式半导体器件100。
[0089] 重分布线1106可以是单个材料层或多层结构，并且可由诸如钛、氮化钛、铝、钽、 铜的金属及它们的组合来形成。可通过诸如物理汽相沉积（PVD)、溅射、CVD、电镀等本领域 已知的任何合适的方法来形成重分布线1106。
[0090] 导电插塞（例如，导电插塞1102和1104)包括两个部分。在整个说明书中，导电 插塞还可选地被称为三维结构1103。
[0091] 应该注意，可通过合适的金属-电介质接合技术（诸如铜-氮氧化娃（Cu-SiON) 接合工艺），将第一半导体晶圆110接合在第二半导体晶圆210上。
[0092] 还应该注意，尽管图9、图10和图11分别示出通过金属线、接触件和重分布线来形 成硬掩模层，但本领域的技术人员可认识到图9至图11所示的硬掩模层仅仅是实例。可有 很多替代、变化和修改。例如，可通过多个隔离区域、多晶硅区域及其任意组合等来形成硬 掩模层。
[0093] 图12示出了根据本发明各个实施例的包括堆叠式晶圆结构的背照式图像传感器 的截面图。背照式图像传感器1200包括两个半导体晶圆，即传感器晶圆1201和专用集成电 路（ASIC)晶圆1203。如图12所示，在ASIC1203的顶部堆叠传感器晶圆1201。在一些实 施例中，通过合适的三维结构（诸如图9所示的三维结构904、图10所示的三维结构1003、 图11所示的三维结构1103及它们的任意组合）使传感器晶圆1201和ASIC晶圆1203相 互连接。
[0094] ASIC晶圆1203可包括诸如逻辑电路1206和1208的多个逻辑电路。在一些实施 例中，逻辑电路可以是模数转换器。然而，逻辑电路可以是可在背照式图像传感器中使用的 其他功能电路。例如，逻辑电路1206和逻辑电路1208可以是数据处理电路、存储器电路、 偏置电路、参考电路及它们的任意组合等。
[0095] ASIC晶圆1203还可包括多个互连层和嵌入互连层的多条金属线1220、1222、1224 和1226。金属线1220、1222、1224和1226可作为互连结构。如图12中的箭头所指示，金属 线1220、1222、1224和1226提供了逻辑电路1206和1208与传感器晶圆1201之间的信号 路径。
[0096] 可通过任何合适的形成工艺（例如，光刻和蚀刻、镶嵌、双镶嵌等）来制成金属线 1220、1222、1224和1226并且可使用合适的导电材料（诸如铜、铝、铝合金以及铜合金等） 来形成。
[0097] 通过本领域已知的CMOS工艺技术来制备传感器晶圆1201。具体而言，传感器晶圆 1201包括位于硅衬底上方的外延层。根据背照式图像传感器的制备工艺，在背面薄化工艺 中去除硅衬底直至暴露外延层。可保留部分外延层。在保留的外延层中形成P型光有源区 (photo active region)和η型光有源区（均未示出）。
[0098] 诸如ρ型光有源区和η型光有源区的光有源区可形成用作光电二极管的ΡΝ结。如 图12所示，图像传感器1110可包括多个光电二极管。
[0099] 传感器晶圆1201可包括晶体管（未示出）。具体而言，晶体管可产生与照射在光 有源区上的光的强度或亮度相关的信号。根据一个实施例，晶体管可以是转移晶体管。然 而，该晶体管可以是可在背照式图像传感器中使用的许多类型的功能性晶体管的实例。例 如，晶体管可包括位于背照式图像传感器内的其他晶体管，诸如复位晶体管、源极跟随器晶 体管或选择晶体管。可在图像传感器中使用的所有合适的晶体管和配置都完全包括在实施 例的范围内。
[0100] 传感器晶圆1201可包括多个互连层和嵌入在互连层中的金属线。金属线1120、 1122U124和1126可提供在传感器晶圆1201与ASIC晶圆1203之间的信号路径。具体而 言，如图12中的箭头所指示，外部信号可通过铝铜焊盘1112进入背照式图像传感器1200， 然后通过诸如通孔的互连结构（未示出）到达金属布线（例如，金属线1120)。外部信号还 可穿过三维结构1210。三维结构1210可以是图9所示的三维结构904、图10所示的三维 结构1003、图11所示的三维结构1103和/或它们的任意组合。
[0101] 在外部信号穿过三维结构1210之后，通过ASIC晶圆1203的金属布线（例如，金 属线1220)，外部信号可到达逻辑电路1206。
[0102] 当信号离开逻辑电路1206时，通过由ASIC晶圆1203的金属布线（例如，金属线 1222)、三维结构1210、传感器晶圆1201的金属布线（例如，金属线1122)形成的导电路径， 到达图像传感器1110。
[0103] 在图像传感器1110产生信号之后，通过由传感器晶圆1201的金属布线（例如，金 属线1124)、三维结构1210、ASIC晶圆1203的金属布线（例如，金属线1224)形成的路径将 信号发送至逻辑电路1208,此外，通过由ASIC晶圆1203的金属布线（例如，金属线1226)、 三维结构1210、传感器晶圆1201的金属布线（例如，金属线1126)以及铝铜焊盘1114形成 的路径可将信号从逻辑电路108发送至背照式图像传感器1200的外面。
[0104] 逻辑电路1206和逻辑电路1208可连接至铝铜焊盘1112和1114。如图12所示， 可在传感器晶圆1201的背面形成铝铜焊盘1112和1114。
[0105] 应当注意，图12所示的铝铜焊盘1112和1114的位置仅仅是实例。本领域技术人 员可认识到可有很多替代、修改和变化。例如，可在ASIC晶圆1203的非接合面上形成铝铜 焊盘1112和1114。通过在ASIC晶圆1203的非接合面上形成铝铜焊盘1112和1114,可减 少背照式图像传感器的形状因数。
[0106] 具有在ASIC晶圆1203的非接合面上形成的输入/输出端的一个优势特征在于， 作为结果，可提高背照式图像传感器1200的集成度以及量子效率。
[0107] 图13示出了根据本发明各个实施例的双焊盘的连接结构。通过两个导电插塞802 和804以及在两个导电插塞之间连接的金属线1302可使第一半导体晶圆的有源电路和第 二半导体晶圆的有源电路相互连接。可由诸如钨（W)、铝铜（ALCu)等的合适的导电材料来 形成金属线1302。
[0108] 图14示出了根据本发明各个实施例的双焊盘的另一连接结构。通过两个导电插 塞802和804以及在两个导电插塞之间连接的连接结构1402可使第一半导体晶圆的有源 电路和第二半导体晶圆的有源电路相互连接。如图14所示，连接结构1402可由铜形成并 且其可在第一衬底102中形成。
[0109] 图13和图14示出了硬掩模层（例如，金属线106和208)的位置。本领域的技术 人员可认识到可有很多替代、变化和修改。图15至图17将示出包括硬掩模层不同组合的 各种实施例。在整个说明书中，位于第一半导体晶圆110中的硬掩模层（例如，金属线106) 还可选地被称为第一焊盘。类似地，位于第二半导体晶圆210中的硬掩模层（例如，金属线 208)还可选地被称为第二焊盘。
[0110] 图15至图17示出了一些实例。然而，作为本领域的技术人员应该认识到，下面描 述的组合是示例性的焊盘配置但并非意在限制当前的实施例。
[0111] 图15示出了根据本发明各个实施例的双焊盘的多种第一组合。
[0112] 截面图1502示出第一焊盘106是金属间介电层104中的金属线。第二焊盘208 是金属间介电层204中的金属线。
[0113] 截面图1504示出第一焊盘106是金属间介电层104中的接触件。第二焊盘208 是金属间介电层204中的金属线。
[0114] 截面图1506示出第一焊盘106是金属间介电层104中的重分布线。第二焊盘208 是金属间介电层204中的金属线。
[0115] 图16示出了根据本发明各个实施例的双焊盘的多种第二组合。截面图1602示出 第一焊盘106是金属间介电层104中的金属线。第二焊盘208是金属间介电层204中的接 触件。
[0116] 截面图1604示出第一焊盘106是金属间介电层104中的接触件。第二焊盘208 是金属间介电层204中的接触件。
[0117] 截面图1606示出第一焊盘106是金属间介电层104中的重分布线。第二焊盘208 是金属间介电层204中的接触件。
[0118] 图17示出了根据本发明各个实施例的双焊盘的多种第三组合。截面图1702示出 第一焊盘106是金属间介电层104中的金属线。第二焊盘208是金属间介电层204中的重 分布线。
[0119] 截面图1704示出第一焊盘106是金属间介电层104中的接触件。第二焊盘208 是金属间介电层204中的重分布线。
[0120] 截面图1706示出第一焊盘106是金属间介电层104中的重分布线。第二焊盘208 是金属间介电层204中的重分布线。
[0121] 根据一个实施例，一种装置包括：第一半导体芯片，包括第一衬底和在第一衬底上 方形成的多个第一互连部件；第二半导体芯片，接合在第一半导体芯片上，其中，该第二半 导体芯片包括第二衬底和在第二衬底上方形成的多个第二互连部件；第一导电插塞，连接 至第一互连部件；以及第二导电插塞，连接至第二互连部件。
[0122] 第一导电插塞包括：第一部分，形成在在第一互连部件与第一衬底的正面之间，其 中，第一部分具有第一宽度；以及第二部分，形成在第一衬底的正面与第一衬底的背面之 间，其中，第二部分具有大于或等于第一宽度的第二宽度。
[0123] 第二导电插塞包括：第三部分，形成在第二互连部件和第一衬底的正面之间，其 中，第三部分具有第三宽度；以及第四部分，形成在第一衬底的正面和第一衬底的背面之 间，其中，第四部分具有大于或等于第三宽度的第四宽度。
[0124] 根据一个实施例，一种器件包括：第一芯片，包括第一衬底和多个第一互连部件， 第一互连部件形成在第一金属间介电层中和第一衬底上方；第二芯片，接合在第一芯片上， 其中，第二芯片包括第二衬底和多个第二互连部件，第二互连部件形成在第二金属间介电 层中和第二衬底上方。
[0125] 该器件还包括：第一导电插塞，其穿过第一衬底并部分地穿过第一金属间介电层 而形成，其中，第一导电插塞连接至第一互连部件；以及第二导电插塞，其穿过第一衬底和 第一金属间介电层并部分地穿过第二金属间介电层而形成，其中，第二导电插塞连接至第 二互连部件。
[0126] 根据一个实施例，一种方法包括：在第二半导体晶圆上接合第一半导体晶圆，其 中，第一半导体晶圆包括第一衬底、第一金属间介电层和第一互连结构，第一互连结构形成 在第一金属间介电层中和第一衬底上方，以及第二半导体晶圆包括第二衬底、第二金属间 介电层和第二互连结构，第二互连结构形成在第二金属间介电层中和第二衬底上方；以及 图案化第一衬底从而在第一衬底中形成第一开口和第二开口。
[0127] 该方法包括：采用蚀刻工艺以及将第一互连结构用作硬掩模层来形成第三开口和 第四开口，其中，第三开口是第一开口的延伸并部分地穿过第一金属间介电层而形成，第四 开口是第二开口的延伸并穿过第一金属间介电层和部分地穿过第二金属间介电层而形成； 以及在第一开口、第二开口、第三开口和第四开口中镀导电材料，以形成第一导电插塞和第 二导电插塞
[0128] 尽管具体描述了本发明的实施例及其优点，但应当理解，在不背离所附权利要求 限定的本发明的精神和范围的情况下，可作出各种改变、替代和变化。
[0129] 此外，本申请的范围不旨在受限于本说明书所述的工艺、机器装置、制造、物质组 成、工具、方法和步骤的特定的实施例中。本领域的技术人员从本发明的公开中很容易理 解，根据本发明，可使用与本发明所述的相应实施例执行基本上相同的功能或取得实质上 相同结果的目前现有的或今后将被开发的工艺、机器装置、制造、物质组成、工具、方法或步 骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括 在它们的范围内。
【权利要求】
1. 一种装置，包括： 第一半导体芯片，包括第一衬底和形成在所述第一衬底上方的多个第一互连部件； 第二半导体芯片，接合在所述第一半导体芯片上，其中，所述第二半导体芯片包括第二 衬底和形成在所述第二衬底上方的多个第二互连部件； 第一导电插塞，连接至所述第一互连部件，所述第一导电插塞包括： 第一部分，形成在所述第一互连部件与所述第一衬底的正面之间，所述第一部分具有 第一宽度；和 第二部分，形成在所述第一衬底的正面与所述第一衬底的背面之间，所述第二部分具 有大于或等于所述第一宽度的第二宽度；以及 第二导电插塞，连接至所述第二互连部件，所述第二导电插塞包括： 第三部分，形成在所述第二互连部件与所述第一衬底的正面之间，所述第三部分具有 第三宽度；和 第四部分，形成在所述第一衬底的正面和所述第一衬底的背面之间，所述第四部分具 有大于或等于所述第三宽度的第四宽度。
2. 根据权利要求1所述的装置，其中： 所述第一互连部件是形成在所述第一衬底上方的金属间介电层中的第一金属线。
3. 根据权利要求1所述的装置，其中： 所述第一互连部件是形成在所述第一衬底上方的第一重分布线。
4. 根据权利要求1所述的装置，其中： 所述第一互连部件是形成在所述第一衬底上方的第一接触件。
5. 根据权利要求1所述的装置，其中： 所述第一导电插塞通过形成在所述第一衬底的背面上方的金属线来连接至所述第二 导电插塞。
6. 根据权利要求1所述的装置，其中： 所述第一导电插塞通过形成在所述第一衬底中的连接结构来连接至所述第二导电插 塞。
7. 根据权利要求6述的装置，其中： 所述第一导电插塞由铜形成； 所述第二导电插塞由铜形成；以及 所述连接结构由铜形成。
8. -种器件，包括： 第一芯片，包括： 第一衬底；和 多个第一互连部件，形成在第一金属间介电层中和所述第一衬底上方； 第二芯片，接合在所述第一芯片上，所述第二芯片包括： 第二衬底；和 多个第二互连部件，形成在第二金属间介电层中和所述第二衬底上方； 第一导电插塞，穿过所述第一衬底并部分地穿过所述第一金属间介电层而形成，所述 第一导电插塞连接至所述第一互连部件；以及 第二导电插塞，穿过所述第一衬底和所述第一金属间介电层并部分地穿过所述第二金 属间介电层而形成，所述第二导电插塞连接至所述第二互连部件。
9. 根据权利要求8所述的器件，其中，所述第一导电插塞包括： 第一部分，形成在所述第一互连部件和所述第一衬底的正面之间，所述第一部分具有 第一宽度；以及 第二部分，形成在所述第一衬底的正面和所述第一衬底的背面之间，所述第二部分具 有大于或等于所述第一宽度的第二宽度。
10. -种方法，包括： 将第一半导体晶圆接合在第二半导体晶圆上，其中： 所述第一半导体晶圆包括：第一衬底、第一金属间介电层和第一互连结构，所述第一互 连结构形成在所述第一金属间介电层中和所述第一衬底上方；以及 所述第二半导体晶圆包括：第二衬底、第二金属间介电层和第二互连结构，所述第二互 连结构形成在所述第二金属间介电层中和所述第二衬底上方； 图案化所述第一衬底以在所述第一衬底中形成第一开口和第二开口； 采用蚀刻工艺并将所述第一互连结构用作硬掩模层来形成第三开口和第四开口，其 中： 所述第三开口是所述第一开口的延伸并部分地穿过所述第一金属间介电层而形成；并 且 所述第四开口是所述第二开口的延伸并穿过所述第一金属间介电层和部分地穿过所 述第二金属间介电层而形成；以及 在所述第一开口、所述第二开口、所述第三开口和所述第四开口中镀导电材料，以形成 第一导电插塞和第二导电插塞。
【文档编号】H01L21/768GK104051422SQ201310277268
【公开日】2014年9月17日 申请日期:2013年7月3日 优先权日:2013年3月14日
【发明者】蔡纾婷, 林政贤, 庄俊杰, 杨敦年, 刘人诚, 洪丰基 申请人:台湾积体电路制造股份有限公司