标准单元布局、具有工程更改指令单元的半导体器件及方法

标准单元布局、具有工程更改指令单元的半导体器件及方法
【专利摘要】本发明实施例公开的标准单元的布局存储在非瞬时性计算机可读介质上并且包括第一导电图案、第二导电图案，多个有源区图案以及第一中央导电图案。多个有源区图案彼此隔离并且布置在位于第一导电图案和第二导电图案之间的第一行和第二行中。第一行邻近第一导电图案并且包括多个有源区图案中的第一有源区图案和第二有源区图案。第二行邻近第二导电图案并且包括多个有源区图案中的第三有源区图案和第四有源区图案。第一中央导电图案布置在第一有源区图案和第二有源区图案之间。第一中央导电图案与第一导电图案重叠。本发明还公开了标准单元布局、具有工程更改指令单元的半导体器件及方法。
【专利说明】标准单元布局、具有工程更改指令单元的半导体器件及方法

【技术领域】
[0001]本发明涉及半导体【技术领域】，更具体地，涉及标准单元布局、具有工程更改指令单元的半导体器件及方法。

【背景技术】
[0002]为了设计和制造集成电路(1C)，使用标准单元。这样的标准单元具有预先设计的布局并存储在标准单元库中。


【发明内容】

[0003]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种标准单元的布局，所述布局存储在非瞬时性计算机可读介质上并且包括:
[0004]第一导电图案；
[0005]第二导电图案；
[0006]多个有源区图案，所述多个有源区图案彼此隔离且布置在所述第一导电图案和所述第二导电图案之间的第一行和第二行中，
[0007]所述第一行邻近所述第一导电图案并且包括所述多个有源区图案中的第一有源区图案和第二有源区图案，并且
[0008]所述第二行邻近所述第二导电图案并且包括所述多个有源区图案中的第三有源区图案和第四有源区图案；以及
[0009]第一中央导电图案，布置在所述第一有源区图案和所述第二有源区图案之间，所述第一中央导电图案与所述第一导电图案重叠。
[0010]在可选实施例中，所述布局还包括:第二中央导电图案，布置在所述第三有源区图案和所述第四有源区图案之间，所述第二中央导电图案与所述第二导电图案重叠。
[0011]在可选实施例中，所述第二中央导电图案与第一中央导电图案隔离开。
[0012]在可选实施例中，所述第一中央导电图案和所述第二中央导电图案沿所述标准单元的对称轴布置。
[0013]在可选实施例中，所述布局还包括:对于所述多个有源区图案中的每一个，至少一个导电栅极图案与有源区图案重叠。
[0014]在可选实施例中，与所述第一有源区图案重叠的至少一个导电栅极图案和与所述第三有源区图案重叠的至少一个导电栅极图案彼此相连续并且限定与所述第一有源区图案和所述第三有源区图案重叠的第一公共导电栅极图案；以及，与所述第二有源区图案重叠的至少一个导电栅极图案和与所述第四有源区图案重叠的至少一个导电栅极图案彼此相连续并且限定与所述第二有源区图案和所述第四有源区图案重叠的第二公共导电栅极图案。
[0015]在可选实施例中，所述布局还包括:对于所述多个有源区图案中的每一个，两个额外的导电图案与所述有源区图案重叠并且布置在相应的至少一个导电栅极图案的相对侧，其中，所述额外的导电图案和所述第一中央导电图案属于所述布局中的第一导电层，以及，所述额外导电图案不与所述第一导电图案和所述第二导电图案重叠。
[0016]在可选实施例中，所述第一导电图案和所述第二导电图案属于位于所述第一导电层之上的第二导电层；所述布局还包括:通孔层，设置在所述第一导电层和所述第二导电层之间，所述通孔层包括将所述第一中央导电图案与所述第一导电图案电连接的至少一个通孔。
[0017]在可选实施例中，所述通孔层还包括:多个通孔，所述多个通孔的每个均与所述额外的导电图案中的一个电连接。
[0018]在可选实施例中，所述布局还包括:对于所述多个有源区图案中的每一个，一个以上的导电栅极图案与所述有源区图案重叠。
[0019]根据本发明的另一方面，还提供了一种半导体器件，包括工程更改指令(ECO)单元的阵列，所述阵列中的每个所述ECO单元均包括:
[0020]第一金属图案；
[0021]第二金属图案；
[0022]多个有源区图案，所述多个有源区图案彼此隔离并且布置在所述第一金属图案和所述第二金属图案之间；以及，
[0023]第一中央金属图案，与所述第一金属图案重叠，
[0024]其中，所述多个有源区图案关于所述第一中央金属图案对称布置。
[0025]在可选实施例中，所述半导体器件，对于每个所述ECO单元，还包括:第二中央金属图案，与所述第一中央金属图案对准并且与所述第二金属图案重叠，其中，所述多个有源区图案关于所述第二中央金属图案对称布置。
[0026]在可选实施例中，所述半导体器件，对于每个所述ECO单元中的所述多个有源区图案中的每一个，还包括:至少一个多晶硅图案，与所述有源区图案重叠；以及，两个额外金属图案，与所述有源区图案重叠并且布置在相应的所述至少一个多晶硅图案的相对侧，其中，所述额外金属图案、所述第一中央金属图案和所述第二中央金属图案属于第一金属层，以及，所述第一金属图案和所述第二金属图案属于位于所述第一金属层之上的第二金属层。
[0027]在可选实施例中，所述半导体器件，对于每个所述ECO单元，还包括:通孔层，设置在所述第一金属层和所述第二金属层之间，所述通孔层包括以下至少之一:第一通孔，将所述第一中央金属图案与所述第一金属图案电连接，第二通孔，将所述第二中央金属图案与所述第二金属图案电连接，以及，多个通孔，所述多个通孔中的每一个均与所述额外金属图案中的一个电连接。
[0028]在可选实施例中，至少一个所述ECO单元处于未编程状态，在此状态下，所述多晶硅图案和所述额外金属图案与所述第一金属图案和所述第二金属图案以及所述第一中央金属图案和所述第二中央金属图案电隔离。
[0029]在可选实施例中，至少一个所述ECO单元处于已编程状态，在此状态下，所述至少一个多晶硅图案和所述额外金属图案与所述第一金属图案和所述第二金属图案以及所述第一中央金属图案和所述第二中央金属图案中的至少一个通过所述通孔层中的一个或多个通孔以及所述第二金属层中的一个或多个连接金属图案电连接。
[0030]根据本发明的又一方面，还提供了一种方法，包括:
[0031]设计或制造半导体器件，所述半导体器件包括:功能电路，以及，处于未编程状态的至少一个工程更改指令(ECO)单元，所述至少一个E⑶单元包括关于对称轴对称布置的多个晶体管、以及沿着所述对称轴的第一中央金属图案和第二中央金属图案，所述第一中央金属图案和所述第二中央金属图案分别与电源线和接地线重叠且分别与所述电源线和所述接地线电连接；
[0032]测试所述功能电路；
[0033]基于测试结果对所述至少一个ECO单元进行编程；以及
[0034]将已编程的所述ECO单元路由至所述功能电路。
[0035]在可选实施例中，所述编程包括:在所述半导体器件中，仅修改位于所述晶体管之上的最低通孔层的正上方并与所述最低通孔层电连接的金属层。
[0036]在可选实施例中，所述编程包括:在所述半导体器件中，仅修改所述晶体管之上的最低通孔层以及位于所述最低通孔层的正上方并与所述最低通孔层电连接的金属层。
[0037]在可选实施例中，所述编程包括:在所述半导体器件中，仅修改所述晶体管之上的最低通孔层、位于所述最低通孔层的正上方并与所述最低通孔层电连接的金属层、以及位于所述晶体管的栅极的正上方并与所述晶体管的栅极电连接的多晶硅上金属层。

【专利附图】

【附图说明】
[0038]通过实例来说明一个或多个实施例，但并非限制作用，在随附附图中，其中具有相同参考数字符号的元件在通篇说明书中指代相同的元件。除非另有说明，否则附图不按比例绘制。
[0039]图1A是根据一些实施例的处于未编程状态的ECO单元的布局。
[0040]图1B是根据一些实施例的处于未编程状态的图1A中的ECO单元的半导体结构的部分的示意性横截面图。
[0041]图1C是根据一些实施例的处于未编程状态的ECO单元的布局。
[0042]图2A是根据一些实施例的处于已编程状态的图1A中的ECO单元的布局。
[0043]图2B是根据一些实施例的处于已编程状态的图2A的ECO单元的半导体结构的部分的示意性横截面图。
[0044]图3A是根据一些实施例的处于已编程状态的图1A的ECO单元的布局。
[0045]图3B是根据一些实施例的处于已编程状态的图3A的ECO单元的半导体结构的部分的示意性横截面图。
[0046]图4A是根据一些实施例的处于未编程状态的ECO单元的布局。
[0047]图4B是根据一些实施例的处于已编程状态的图4A的ECO单元的布局。
[0048]图5是根据一些实施例的ECO单元阵列的部分的布局。
[0049]图6是根据一些实施例的处于未编程状态的ECO单元的布局。
[0050]图7A是根据一些实施例的半导体器件的原理图。
[0051]图7B是根据一些实施例的修正了一个或多个已编程ECO单元的图7A中的半导体器件的原理图。
[0052]图8是根据一些实施例的制造半导体器件的方法的流程图。
[0053]图9是根据一些实施例的计算机系统的框图。

【具体实施方式】
[0054]应该理解，下面的公开提供了许多不同的实施例或实例，以实施各个实施例的不同特征。下面描述组件和布置的特定实例以简化本发明。然而，发明概念可体现在许多不同的形式中且不应该解释为限制于此处说明的实施例。然而将会明显地，可在不具备这些具体细节的情况下实施一个或多个实施例。附图中相同的参考数字符号指代相同的元件。
[0055]标准单元通常包括功能单元和工程更改指令(engineering change order, ECO)单元。功能单元预先设计为具有例如逻辑功能的特定功能。ECO单元预先设计为不具备特定功能，但可编程以提供特定功能。为了设计1C，一个或多个功能单元的预先设计的布局从标准单元库中读出并布置在初始IC布局中。执行路由以使用一个或多个金属层来连接功能单元。IC布局也包括未连接至功能单元的一个或多个ECO单元。当要修正IC布局时,对一个或多个ECO单元进行编程以提供期望的功能并将它们路由至功能单元。对ECO单元进行的编程包括在IC布局的若干层中进行修改和/或修改用于制造IC的掩模。
[0056]在一些实施例中，标准单元的布局包括分布在中央导电图案的相对侧上的多个有源区图案。有源区图案还设置在电源线和接地线之间。中央导电图案与电源线和接地线中的至少一个重叠。在至少一个实施例中，标准单元为ECO单元，其通过提供以下电连接可编程:(i)在有源区图案之间的电连接，和/或(ii)从有源区图案中的一个或多个图案经由中央导电图案到电源线和/或接地线的电连接。编程包括修改一个或多个层，诸如VIAO层，其为IC中最低的通孔层，以及Ml层，其为位于VIAO层正上方并与之电连接的金属层。在一些实施例中，仅修改Ml层以完成编程。由于为了对ECO单元进行编程，在至少一个实施例中，仅修改Ml层，或者在至少一个实施例中，仅修改VIAO层和Ml层，因此相比于除了 VIAO层和Ml层之外额外修改一个或多个层以对ECO单元进行编程的情况，减少了设计和/或制造成本和时间。
[0057]图1A为根据一些实施例的处于未编程状态的ECO单元的布局100。布局100包括:第一导电图案111、第二导电图案112 ;多个有源区图案0Dla、0Dlb、0D2a、0D2b ;多个导电图案 MD-P1、MD-P2、MD-P3、MD-P4、MD-P5、MD-Nl、MD-N2、MD-N3、MD-N4、MD-N5、MP1、MP2 ;第一导电栅极图案Polyl、第二导电栅极图案Poly2 ;多个辅助导电图案P0DElal、P0DEla2、P0DE2al、P0DE2a2、PODElbU P0DElb2、P0DE2bl、P0DE2b2 ;第一通孔 VIAO-P,第二通孔VIAO-N ;以及一个或多个隔离结构115。
[0058]在一些实施例中，第一导电图案111为电源线VDD并且第二导电图案112为接地线VSS以在编程ECO单元时给ECO单元提供电源和接地电压。
[0059]有源区图案ODla、ODlb, 0D2a和0D2b在此通常称作“0D图案”，也即氧化物限定(oxide-definit1n，OD)图案，并且在附图中以标签“0D”图示地示出。OD图案配置为限定ECO单元中的有源器件。有源器件的实例包括但不限于晶体管和二极管。晶体管的实例包括但不限于:金属氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或η沟道场效应晶体管(PFET/NFET)、或FinFET、具有凸起的源极/漏极的平面MOS晶体管。
[0060]OD图案通过隔离结构115彼此隔离。OD图案布置在位于电源线VDD和接地线VSS之间的第一行116和第二行117中。第一行116与电源线VDD相邻，并且包括第一有源区图案ODla和第二有源区图案0D2a。第二行117与接地线VSS相邻，并且包括第三有源区图案ODlb和第四有源区图案0D2b。在一些实施例中，第一行116限定了用于在第一有源区图案ODla和第二有源区图案0D2a中形成p沟道金属氧化物半导体(PMOS)晶体管的P区域，并且第二行117限定了用于在第三有源区图案ODlb和第四有源区图案0D2b中形成η沟道金属氧化物半导体(NMOS)晶体管的N区域。在至少一个实施例中，OD图案对称布置在ECO单元的对称轴Y附近。特别地，第一有源区图案ODla相对于第二有源区图案0D2a在对称轴Y两侧对称布置，并且第三有源区图案ODlb相对于第四有源区图案0D2b在对称轴Y两侧对称布置。OD图案的材料的实例包括但不限于，掺杂了各种类型的P型掺杂剂和/或η型掺杂剂的半导体材料。
[0061]此处通常将第一栅极图案Polyl和第二栅极图案Poly2称作“Poly图案”，并且在附图中用标签“Poly”图示地示出。Poly图案形成在OD图案上方并且配置为与OD图案一起限定ECO单元中的有源器件。在至少一个实施例中，Poly图案限定形成在OD图案上的晶体管的栅极。第一栅极图案Polyl连续延伸在第一有源区图案ODla和第三有源区图案ODlb的上方，并且横跨位于第一有源区图案ODla和第三有源区图案ODlb之间的隔离结构115。第二栅极图案Poly2连续延伸在第二有源区图案0D2a和第四有源区图案0D2b的上方，并且横跨位于第二有源区图案0D2a和第四有源区图案0D2b之间的隔离结构115。位于每个OD图案上方的Poly图案的数量表明了形成在OD图案中的晶体管的数量。例如，在图1A中，在第一有源区图案ODla上方有一个Poly图案，也即第一栅极图案Polyl，这表明一个晶体管，例如PMOS Pl，形成在第一有源区图案ODla中。类似地，在第三有源区图案ODlb的上方有一个Poly图案，也即第一栅极图案Polyl，这表明一个晶体管，例如NMOS NI，形成在第三有源区图案ODlb中。由第一有源区图案ODla、第二有源区图案ODlb以及第一栅极图案Polyl共同形成的PMOS Pl和NMOS NI限定了第一 IPlN (也即，一 PMOS — NM0S)结构118。第二 IPlN结构119由第二有源区图案0D2a、第四有源区图案0D2b以及第二栅极图案Poly2形成，并且相对于第一 IPlN结构横跨对称轴Y轴对称。所描述的ECO单元具有双IPlN结构。在一些实施例中，位于各OD图案上方的Poly图案的数量不限于一个，并且为任意正整数。在这样的实施例中，ECO单元具有双xPxN结构，其中“X”表示位于各OD图案上方的Poly图案的数量。Poly图案的材料的实例包括但不限于金属和多晶硅。
[0062]在此，通常将辅助导电图案PODElal、P0DEla2、P0DE2al、P0DE2a2、PODElbl、PODElb2、P0DE2bl和P0DE2b2称作“PODE图案”，即氧化物边缘上方多晶硅(polysilicon-over-oxide-edge, P0DE)图案，并且在附图中以标签“P0DE”图不地不出。PODE图案形成在OD图案的边缘的上方。例如，辅助导电图案PODElal和P0DEla2形成在第一有源区图案ODla的边缘上方。在至少一个实施例中，PODE图案不构成形成在相应的OD图案中的一个或多个有源器件的任何功能部件。在一些实施例中，同Poly图案一样，PODE图案由相同的材料、通过使用相同的掩模来形成。在这样的实施例中，Poly图案和PODE图案形成在同一层中，在此称作“Poly层”。
[0063]在此通常将导电图案MD-P1、MD-P2、MD-P4、MD-P5、MD-N1、MD-N2、MD-N4 和 MD-N5称作“MD图案”或者“M00D”图案，也即氧化物上金属零(MD或M00D)图案，并且在附图中以标签“MD”或“MOOD”图示地示出。MD图案形成在OD图案上方以限定从形成在OD图案中的有源器件到外部电路的电连接。MD图案可选地与形成在同一 OD图案上方的Poly图案进行布置。对于形成在每一 OD图案上方的X个Poly图案，有(x+1)个MD图案形成在同一 OD图案上方。例如，对于一个Poly图案，即第一栅极图案Polyl，形成在第一有源区图案ODla上方，则有两个MD图案，即，导电图案MD-Pl和MD-P2形成在第一有源区图案ODla上方且在第一栅极图案Polyl的相对侧。在至少一个实施例中，MD图案由金属形成并且属于第一金属层，在此称作“MO层”，也即金属零(MO)层，它是ECO单元的有源器件之上的最低的金属层。
[0064]导电图案MD-P3和MD-N3分别限定了第一中央导电图案和第二中央导电图案，并且在此通常称作“中央MD图案”。在至少一个实施例中，中央MD图案沿着对称轴Y彼此对准，并且OD图案对称地布置在中央OD图案的相对侧。中央MD图案不形成在OD图案上方，但是在此称作MD图案，因为与其他MD图案一样，中央MD图案由相同的材料、通过使用例如“MD掩模”的相同的掩模来形成。第一中央导电图案MD-P3与电源线VDD重叠并且第二中央导电图案MD-N3与接地线VSS重叠。中央MD图案限定从已编程ECO单元的有源器件到电源线VDD和接地线VSS的电连接。在图1A中，为了便于示出和说明，中央MD图案示出为位于电源线VDD和接地线VSS之上。在至少一个实施例中，中央MD图案物理地位于电源线VDD和接地线VSS的下方，电源线VDD和接地线VSS位于第二金属层上。第二金属层是位于MO层直接上方的金属层，在此称作“Ml层”或“Metall层”，并且在附图中以标签“Metall”或“Ml”图示地示出。
[0065]第一通孔VIAO-P将第一中央导电图案MD-P3电连接至电源线VDD，并且第二通孔VIAO-N将第二中央导电图案MD-N3电连接至接地线VSS。第一通孔VIAO-P和第二通孔VIAO-N属于VIAO层(在附图中以标签“VIA0”图示地示出)，VIAO层是位于ECO单元的有源器件之上的最低的通孔层。VIAO层配置为提供MO层和Ml层之间的通孔连接。在至少一个实施例中，从处于未编程状态的ECO单元的布局100中将第一通孔VIAO-P和第二通孔VIAO-N省略，并且当ECO单元已编程时，包括第一通孔VIAO-P和第二通孔VIA0-N。
[0066]在此通常将导电图案MPl和MP2称作“MP图案”或者“Μ00Ρ图案”，即，多晶硅上金属零(MP或Μ00Ρ)图案，并且在附图中以标签“MP”图示地示出。各MP图案形成在Poly图案的相应的一个上方并与该Poly图案电接触。例如，导电图案MPl形成在第一栅极图案Polyl上方并与第一栅极图案Polyl电接触，并且导电图案MP2形成在第二栅极图案Poly2上方并与第二栅极图案Poly2电接触。MP图案形成在位于第一行116 (即，P区)和第二行117 (即，N区)之间的隔离结构115的上方。MP图案限定了从已编程ECO单元的有源器件中的Poly图案到外部电路的电连接。在至少一个实施例中，MP图案由金属形成并且属于MO层。
[0067]在一些实施例中，ECO单元的Poly层、MO层、VIAO层以及Ml层与形成在同一 IC中的功能单元的Poly层、MO层、VIAO层以及Ml层相对应。
[0068]在一些实施例中，在ECO单元的布局中的MD图案连续延伸穿过位于OD图案的行之间的隔离结构。例如，如图1C中所示，图1C为根据一些实施例的处于未编程状态的ECO单元的布局100C，导电图案MD-Pl与导电图案MD-Nl相连续以限定连续的MD图案MD-1，MD-1连续延伸在第一有源区图案ODla和第三有源区图案ODlb的上方。类似地，导电图案MD-P2与导电图案MD-N2连续，导电图案MD-P3与导电图案MD-N3连续，导电图案MD-P4与导电图案MD-N4连续，以及导电图案MD-P5与导电图案MD-N5连续以分别限定连续的MD图案MD-2、MD-3、MD-4以及MD_5。ECO单元的布局100还包括掩模，在此称作“MD刻版掩模”，MD刻版掩模具有掩模截面MD-刻版_2，用于去除延伸至位于第一行116和第二行117之间的隔离结构115上方的连续的MD图案MD-1至MD-5的部分。因此，根据布局100C，当布局100C用于制造具有ECO单元的IC时，所制造的ECO单元将依旧具有根据图1A所述的结构。在至少一个实施例中，连续的MD图案MD-1至MD-5还与电源线VDD和/或接地线VSS重叠。例如，连续的MD图案MD-1和MD-2还延伸至与电源线VDD和/或接地线VSS重叠。MD刻版掩模还包括掩模截面MD-刻版-1a和MD-刻版_3a以用于去除连续的MD图案MD-1和MD-2与电源线VDD和接地线VSS重叠的部分。类似地，连续的MD图案MD-4和MD-5还延伸至与电源线VDD和/或接地线VSS重叠。MD刻版掩模还包括掩模截面MD-刻版-1b和MD-刻版-3b，以用于去除连续的MD图案MD-4和MD-5与电源线VDD和接地线VSS重叠的部分。相比于当MD图案根据图1A所示和所描述的形式直接制造时，延伸穿过多行有源区图案的连续的MD图案的形成和位于行之间或与电源线VDD或接地线VSS重叠的MD图案部分的后续去除提供了更高的制造成品率。在至少一个实施例中，相比于使用布局100，使用布局100C形成ECO单元允许相应的导电图案MD-P和MD-N (例如，导电图案MD-Pl和MD-Nl)以更为靠近的间隔形成。
[0069]在一些实施例中，将布局100 (或100C)(例如，作为一组掩模)提供于存储在非瞬时性计算机可读介质中的标准单元库中。电路设计者访问标准单元库并取得位于将被设计和制造的IC的布局中的布局100 (100C)。所制造的处于未编程状态的ECO单元的半导体结构具有如图1A所描述的示意性俯视图。图1B中示出了根据一些实施例制造的处于未编程状态的ECO单元的半导体结构的部分的图示性横截面示图。
[0070]图1B中的半导体结构120包括形成在第一有源区图案ODla上方的PMOS Pl。第一有源区图案ODl形成在半导体衬底121上方，并且包括源极区122、漏极区123和位于源极区122和漏极区123之间的沟道区124。栅极125形成在沟道区124上方。栅极125由第一栅极图案Polyl所限定。源极区122、漏极区123、沟道区124和栅极125共同限定有源器件，即PMOS Pl。在至少一个实施例中，间隔件126、127形成在栅极125的相对侧。介电层128形成在有源器件和间隔件126、127上方。
[0071]导电图案形成在有源器件之上以提供到有源器件的电连接。特别地，导电图案MPl,即MP图案，形成在介电层128中以提供到栅极125的电连接。特别地，导电图案MPl设置在限定栅极125的第一栅极图案Polyl之上并与Polyl电接触。导电图案MD-Pl (图1B中未示出)和MD-P2，即MD图案，形成在介电层128中以提供到相应的源极区122和漏极区123的电连接。在至少一个实施例中，MD图案以两个步骤形成，包括形成与栅极125等高的MD图案的下部的第一步骤，以及形成连同MP图案一起在栅极125之上的MD图案的上部的第二步骤。在至少一个实施例中，MD图案以一个步骤形成。MP图案和MD图案两者都属于MO层。布局100包括用于形成MO层中的MP图案和MD图案的一个或多个掩模。
[0072]介电层129形成在具有MP和MD图案形成在其中的介电层128上方。一个或多个通孔形成在介电层129中以提供到MP和MD图案然后再到有源器件的电连接。例如，第一通孔VIAO-P形成在介电层129中以提供到下面的第一中央导电图案MD-P3 (图1B中未示出)的电连接。当ECO单元处于未编程状态时，第一中央导电图案MD-P3未电连接至与有源器件相对应的MP和MD图案。Ml层形成在其中形成有一个或多个通孔的介电层129的上方。Ml层包括电源线VDD和接地线VSS (图1B中未示出)。
[0073]图2A是根据一些实施例的图1A中的处于已编程状态的ECO单元的布局200。在图2A中示出的实例中，ECO单元编程为反相器。然而，在各个实施例中，ECO单元可编程为执行其他功能。在一些实施例中，超过一个ECO单元连接在一起并共同编程以限定更为复杂的电路。
[0074]已编程的ECO单元中的反相器包括形成在第一有源区图案ODla中的PMOS晶体管Pl以及形成在第三有源区图案ODlb中的NMOS晶体管NI。PMOS晶体管Pl和NMOS晶体管NI的栅极连接在一起并限定反相器的输入。PMOS晶体管Pl的源极区和NMOS晶体管NI的漏极区电连接在一起并且限定反相器的输出。NMOS晶体管NI的源极区电连接至接地线VSS，并且PMOS晶体管Pl的漏极区电连接至电源线VDD以给工作中的反相器提供电源。
[0075]通过对Ml层进行修改以包括多个连接图案201-204，并且对VIAO层进行修改以包括多个通孔211-217，来提供上面描述的电连接。特别地，PMOS晶体管Pl和NMOS晶体管NI的栅极由第一栅极图案Polyl进行限定，并且栅极之间已经相互连接。通孔213形成在导电图案MPl之上并与导电图案MPl电接触，反过来，导电图案MPl与第一栅极图案Polyl电接触。连接图案203形成在通孔213之上并与通孔213电接触。连接图案203限定了反相器的输入。形成进一步的布线以将连接图案203电连接至外部电路。
[0076]PMOS晶体管Pl的源极区通过导电图案MD-P1、通孔211、连接图案201、通孔212以及导电图案MD-Nl电连接至NMOS晶体管NI的漏极区。通孔211形成在导电图案MD-Pl之上并且与导电图案MD-Pl电接触，通孔212形成在导电图案MD-Nl之上并且与导电图案MD-Nl电接触，且连接图案201形成在通孔211和通孔212之上并且与通孔211和通孔212电接触。连接图案201限定反相器的输出。形成进一步的布线以将连接图案201电连接至外部电路。
[0077]NMOS晶体管NI的源极区通过导电图案MD-N2、通孔217、连接图案204、通孔216、第二中央导电图案MD-N3和第二通孔VIAO-N电连接至接地线VSS。通孔217形成在导电图案MD-N2之上并且与导电图案MD-N2电接触，通孔216形成在第二中央导电图案MD-N3之上并且与第二中央导电图案MD-N3电接触，且连接图案204形成在通孔216和通孔217之上并且与通孔216和通孔217电接触。
[0078]PMOS晶体管Pl的漏极区通过导电图案MD-P2、通孔215、连接图案202、通孔214、第一中央导电图案MD-P3以及第一通孔VIAO-P电连接至电源线VDD。通孔215形成在导电图案MD-P2之上并与导电图案MD-P2电接触，通孔214形成在第一中央导电图案MD-P3之上并与第一中央导电图案MD-P3电接触，且连接图案202形成在通孔214和通孔215之上并与通孔214和通孔215电接触。
[0079]在图2A示出的实例中，编程ECO单元的第一 IPlN结构118以限定反相器，然而虽然第二 IPlN结构119占用了制造的IC中的芯片区，但是其保持未使用的状态。然而，鉴于IC中的所有ECO单元占用了整个芯片区的大约5%-10%的小区域，这样的有用芯片区的损失是可容忍的。
[0080]图2B是图2A的已编程ECO单元的半导体结构220的部分的示意横截面图。图2B中的半导体结构220包括形成在第一有源区图案ODla上方的PMOS晶体管Pl。与图1B中的半导体结构120相比，半导体结构220额外包括VIAO层中的通孔213和215，以及Ml层中的连接图案202、203。通孔213和连接图案203提供了穿过导电图案MPl到栅极125的电连接。通孔215和连接图案202穿过在一侧的导电图案MD-P2以及在另一侧的第一通孔VIA0-P、第一中央导电图案MD-P3以及通孔214，将来自电源线VDD的电源提供给PMOS晶体管Pl的漏极区123。
[0081 ] 通过只修改两个层，即Ml层和VIAO层，在一些实施例中可以对一个或多个ECO单元进行编程以提供特定功能。
[0082]图3A是根据一些实施例的处于已编程状态的图1A的ECO单元的布局300。在图3A示出的实例中，ECO单元编程为具有根据图2A所描述的电连接的反相器。布局300和布局200之间的区别在于将图2A的布局200中的通孔214、215以及连接图案202替换为图3A的布局300中的导电图案MP3。导电图案MP3是属于MO层的MP图案。导电图案MP3将导电图案MD-P2电连接至第一中央导电图案MD-P3。类似地，属于MO层的MP图案(未示出)将导电图案MD-N2电连接至第二中央导电图案MD-N3。
[0083]图3B是图3A的已编程ECO单元的半导体结构320的部分的示意横截面图。半导体结构320包括导电图案MP3，导电图案MP3从导电图案MD-P2的上部向外延伸进入具有第一中央导电图案MD-P3 (图3B中未示出)的电连接。
[0084]根据布局300对ECO单元的编程包括不仅修改Ml层和VIAO层，也修改MO层中的MP图案。与根据布局200对ECO单元的编程相比，布局300包括额外的掩模的修改，即用于形成MO层中的MP图案的掩模。然而，在一些实施例中，修改诸如MO层的额外的层是有用的。例如，当Ml层和/或VIAO层极为拥挤以至于诸如通孔214、215的额外通孔和/或诸如连接图案202的连接图案将冒导致布局不能满足设计规则的风险时，通过修改MO层以提供本应包括在拥挤的Ml层和/或VIAO层中的电连接，这样的风险是可避免的。
[0085]图4A是根据一些实施例的处于未编程状态的ECO单元的布局400。与布局100相t匕，布局400额外地包括分别形成在一个MD图案上的多个通孔411、412、413、414至419、421,422 和 423。当根据布局 400 制造 ECO 单元时，通孔 411、412、413、414 至 419、421、422和423被包括在制造的ECO单元中，不管通孔是否将用于形成到ECO单元的电连接。
[0086]图4B是根据一些实施例的处于已编程状态的图4A的ECO单元的布局430。在图4B示出的实例中，ECO单元编程为具有通过根据图2A所描述的电连接的反相器。特别地，图4B中的布局430中的电连接由Ml层中的多个连接图案401?404和VIAO层中的通孔411?417限定。布局430中的连接图案401?404和通孔411?417与布局200中的连接图案201?204和通孔211?217相对应。
[0087]在一些实施例中，由于用于制造至已编程的ECO单元的电连接的所有VIAO层的通孔是预先设计在未编程的ECO单元的布局400中的，因此根据布局430对ECO单元的编程仅涉及修改Ml层以包括连接图案401?404，这减少了设计修正时间和成本。然而，预先设计的通孔411?417具有固定的位置，这限制了放置和/或布线连接图案410至404的灵活性。如根据布局100所描述的，当用于制造至已编程ECO单元的电连接的VIAO层的通孔(除了第一通孔VIAO-P和第二通孔VIA0-N)未预先设计时，这种受限的灵活性较少可能是考虑因素。在一些实施例中，将各种类型的ECO单元布局(诸如布局100和布局400)提供在标准单元库中以允许电路设计者基于他或她的设计考虑来选择ECO单元布局。例如，当考虑设计灵活性时，选择布局100，然而当考虑设计修正时间和/或成本时，选择布局400。
[0088]图5是根据一些实施例的ECO单元阵列500的部分的布局。阵列500包括并肩布置在一行或多行和/或一列或多列中的多个ECO单元。图5示出了两个邻近的处于未编程状态的ECO单元531、532。ECO单元531、532具有相同的布局，诸如根据图1A所描述的布局100。阵列500还包括形成在邻近的ECO单元之间的边界上的多个额外的MD图案541、542,5430在一些实施例中，额外的MD图案541、542、543用于对阵列500中的一个或多个ECO单元进行编程，和/或将阵列500中的一个或多个已编程的ECO单元路由至外部电路。
[0089]图6是根据一些实施例的处于未编程状态的ECO单元的布局600。与具有双IPlN结构的布局100相比，布局600具有双2Ρ2Ν结构。特别地，具有形成在布局600中的每个OD图案上方的两个Poly图案。例如，两个栅极图案Poly_la和Poly_lb形成在第一有源区图案ODla和第三有源区图案ODlb中每个的上方。类似地，两个栅极图案Poly_2a和Poly_2b形成在第二有源区图案0D2a和第四有源区图案0D2b中每个的上方。此外，三个MD图案(而非如布局100中的两个MD图案)形成在相对于Poly图案的可选布置中的每个OD图案上方。例如，三个导电图案MD-P1、MD-P2和MD-P6在第一有源区图案ODla上方相对于两个栅极图案Poly_la和Poly_lb交替布置。类似地，三个导电图案MD-N1、MD-N2和MD-N6在第三有源区图案ODlb上方相对于两个栅极图案Poly_la和Poly_lb交替布置。因此，两个NMOS晶体管形成在第一有源区图案ODla中，且两个PMOS晶体管形成在第三有源区图案ODlb中。两个PMOS晶体管和两个NMOS晶体管一起限定第一 2P2N结构618。第二 2P2N结构619形成在第二有源区图案0D2a和第四有源区图案0D2b中，并且横穿中央MD图案MD_P3、MD_N3相对于第一 2P2N结构对称。
[0090]图7A是根据一些实施例的半导体器件700的原理图。图7B是根据一些实施例的具有一个或多个已编程ECO单元的半导体器件700的原理图。图8是根据一些实施例的设计或制造半导体器件的方法800的流程图。将参考图7A和7B对图8的方法进行以下描述。
[0091]在操作805中，设计或制造半导体器件。例如，设计或制造图7A中所示的半导体器件700。半导体器件700包括形成在衬底721上的1C。IC包括功能电路750和ECO单元阵列760。功能电路750配置为提供IC的功能。在至少一个实施例中，功能电路750包括具有提供在标准单元库中的预先设计的布局的一个或多个功能单元。在至少一个实施例中，阵列760包括根据图5所描述的多个ECO单元。ECO单元具有根据图1A、4A和6描述的一个或多个预先设计的布局。在IC的初始设计中，ECO单元是未编程的和/或未连接(或路由)至功能电路750。
[0092]在操作815中，测试设计或制造的半导体器件的功能电路。例如，在至少一个实施例中，例如通过一次或多次模拟测试半导体器件700的功能电路750，并且检查多个设计准则和/或IC的预期规范。在至少一个实施例中，基于初始设计制造试验1C，然后测试所制造的1C。基于所设计和/或制造的IC的测试结果，作出关于是否要修正设计的决定。
[0093]在操作825中，如果测试结构表明该设计需要修正，则对IC中的一个或多个ECO单元进行编程并路由至功能电路。例如，如果要修正该设计以替换故障电路752 (图7B中示出)，则对阵列760中的一个或多个ECO单元766进行编程以提供故障电路752的功能。然后执行路由733以将已编程的ECO单元766电连接至功能电路750以用于替换故障电路752。在至少一个实施例中，阵列760中的ECO单元被编程并路由以修改而非替换功能电路750中的电路(其不一定故障)。在至少一个实施例中，阵列760中的ECO单元被编程并路由以增加新的电路至功能电路750。在一些实施例中，测试IC的修正设计和/或基于修正设计制造的IC以确定是否要做进一步的修正。在至少一个实施例中，重复该工艺直至作出决定要重新设计IC或IC的修正设计满足大量制造。
[0094]上述方法包括示例操作，但是它们并非必须要求以所示的顺序执行。根据本发明实施例的精神和范围，可适当添加、替换、改变顺序和/或取消操作。结合不同特征和/或不同实施例的实施例在本发明的范围内，并且对本领域技术人员来说在阅读本发明之后会是明显的。
[0095]在一些实施例中，通过一个或多个计算机系统来执行方法800的一个或多个操作。例如，通过一个或多个计算机系统来执行设计1C、模拟IC的设计、对ECO单元编程以及将已编程的ECO单元路由至IC的功能电路的一个或多个操作。
[0096]图9是根据一些实施例的计算机系统900的框图。计算机系统900包括处理器901、内存902、网络接口(I/F) 906、存储器910、输入/输出(I/O)器件908以及通过总线904或其他互连通信机制可通信地连接的一个或多个硬件组件918。
[0097]在一些实施例中，内存902包括随机存取存储器(RAM)和/或其他动态存储器件和/或只读存储器(ROM)和/或其他静态存储器件，其连接至总线904以用于存储由处理器901执行的数据和/或指令，例如内核914、用户空间916、内核和/或用户空间的部分及它们的组件。在一些实施例中，内存902也用于存储由处理器901执行的指令执行期间的临时变量或其他中间信息。
[0098]在一些实施例中，诸如磁盘或光盘的存储器件910连接至总线904以用于存储数据和/或指令，例如，内核914、用户空间916等。I/O器件908包括输入器件、输出器件和/或组合的输入/输出器件以使得用户能够与系统900相互作用。输入器件包括例如，键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键以将信息和命令传送至处理器901。输出器件包括，例如，显示器、打印机、语音合成器等，以将信息传送至用户。
[0099]在一些实施例中，此处描述的处理或功能通过处理器(例如处理器901)来实现，处理器被编程以进行这种处理。内存902、I/F906、存储器310、I/O器件908、硬件组件918以及总线904中的一个或多个是可操作的，以接收由处理器901处理的指令、数据、设计规则和/或其他参数。例如，将ECO单元的各种布局提供于存储在诸如存储器件910的非瞬时性计算机可读介质中的标准单元库中，以被处理器901存取。在一些实施例中，通过分离或者代替处理器的特定配置的硬件(例如，通过所包括的一个或多个专用集成电路或ASIC^A行一个或多个处理或功能。在一些实施例中，在单个ASIC中包含一个以上的所述处理。
[0100]在一些实施例中，将处理实现为存储在非瞬时性计算机可读记录介质中的程序的功能。非瞬时性计算机可读记录介质的实例包括但不限于，外部/可移动和/或内部/内置存储器或存储单元，例如，诸如DVD的光盘，诸如硬盘的磁盘、诸如ROM、RAM、存储卡的半导体存储器等的一个或多个。
[0101]根据一些实施例，标准单元的布局存储在非瞬时性计算机可读介质上。布局包括第一导电图案、第二导电图案、多个有源区图案和第一中央导电图案。多个有源区图案彼此隔离并且布置在位于第一导电图案和第二导电图案之间的第一行和第二行中。第一行邻近第一导电图案并且包括多个有源区图案中的第一有源区图案和第二有源区图案。第二行邻近第二导电图案并且包括多个有源区图案中的第三有源区图案和第四有源区图案。第一中央导电图案布置在第一有源区图案和第二有源区图案之间。第一中央导电图案与第一导电图案重叠。
[0102]根据一些实施例，半导体器件包括工程更改指令(ECO)单元的阵列。阵列中的每个ECO单元包括第一金属图案、第二金属图案、彼此隔离并布置在第一金属图案和第二金属图案之间的多个有源区图案以及与第一金属图案重叠的第一中央金属图案。多个有源区图案在第一中央金属图案附近对称布置
[0103]在根据一些实施例的方法中，设计半导体器件以制造半导体器件。半导体器件包括功能电路，以及处于未编程状态的至少一个工程更改指令(ECO)单元。该至少一个ECO单元包括在对称轴附近对称布置的多个晶体管以及沿着该对称轴的第一中央金属图案和第二中央金属图案。第一中央金属图案和第二中央金属图案分别与电源线和接地线重叠，并且分别电连接至电源线和接地线。测试半导体器件的功能电路。基于测试的结果，编程该至少一个ECO单元，并且将已编程的ECO单元路由至功能电路。
[0104]本领域技术人员容易看出一个或多个公开的实施例实现上述的一个或多个优点。在阅读前述说明书之后，一个普通技术人员将能够知道多种变化、等同的替换以及在此广泛公开的各种其他实施例。因此，旨在仅由所附权利要求和其等同物中所包含的定义来限定本发明所授予的保护范围。
【权利要求】
1.一种标准单元的布局，所述布局存储在非瞬时性计算机可读介质上并且包括: 第一导电图案； 第二导电图案； 多个有源区图案，所述多个有源区图案彼此隔离且布置在所述第一导电图案和所述第二导电图案之间的第一行和第二行中， 所述第一行邻近所述第一导电图案并且包括所述多个有源区图案中的第一有源区图案和第二有源区图案，并且 所述第二行邻近所述第二导电图案并且包括所述多个有源区图案中的第三有源区图案和第四有源区图案；以及 第一中央导电图案，布置在所述第一有源区图案和所述第二有源区图案之间，所述第一中央导电图案与所述第一导电图案重叠。
2.根据权利要求1所述的布局，还包括: 第二中央导电图案，布置在所述第三有源区图案和所述第四有源区图案之间，所述第二中央导电图案与所述第二导电图案重叠。
3.根据权利要求2所述的布局，其中，所述第二中央导电图案与第一中央导电图案隔离开。
4.根据权利要求2所述的布局，其中，所述第一中央导电图案和所述第二中央导电图案沿所述标准单元的对称轴布置。
5.一种半导体器件，包括工程更改指令(ECO)单元的阵列，所述阵列中的每个所述ECO单元均包括: 第一金属图案； 第二金属图案； 多个有源区图案，所述多个有源区图案彼此隔离并且布置在所述第一金属图案和所述第二金属图案之间；以及 第一中央金属图案，与所述第一金属图案重叠， 其中，所述多个有源区图案关于所述第一中央金属图案对称布置。
6.根据权利要求5所述的半导体器件，对于每个所述ECO单元，还包括: 第二中央金属图案，与所述第一中央金属图案对准并且与所述第二金属图案重叠，其中，所述多个有源区图案关于所述第二中央金属图案对称布置。
7.一种方法，包括: 设计或制造半导体器件，所述半导体器件包括: 功能电路，以及 处于未编程状态的至少一个工程更改指令(ECO)单元，所述至少一个ECO单元包括关于对称轴对称布置的多个晶体管、以及沿着所述对称轴的第一中央金属图案和第二中央金属图案，所述第一中央金属图案和所述第二中央金属图案分别与电源线和接地线重叠且分别与所述电源线和所述接地线电连接； 测试所述功能电路； 基于测试结果对所述至少一个ECO单元进行编程；以及 将已编程的所述ECO单元路由至所述功能电路。
8.根据权利要求7所述的方法，其中，所述编程包括: 在所述半导体器件中，仅修改位于所述晶体管之上的最低通孔层的正上方并与所述最低通孔层电连接的金属层。
9.根据权利要求7所述的方法，其中，所述编程包括: 在所述半导体器件中，仅修改所述晶体管之上的最低通孔层以及位于所述最低通孔层的正上方并与所述最低通孔层电连接的金属层。
10.根据权利要求7所述的方法，其中，所述编程包括: 在所述半导体器件中，仅修改所述晶体管之上的最低通孔层、位于所述最低通孔层的正上方并与所述最低通孔层电连接的金属层、以及位于所述晶体管的栅极的正上方并与所述晶体管的栅极电连接的多晶硅上金属层。
【文档编号】H01L27/02GK104377196SQ201310535364
【公开日】2015年2月25日 申请日期:2013年11月1日 优先权日:2013年8月13日
【发明者】田丽钧, 周雅琪, 庄惠中, 陈俊甫, 江庭玮, 曾祥仁 申请人:台湾积体电路制造股份有限公司