半导体装置制造方法

半导体装置制造方法
【专利摘要】实施方式的半导体装置具备：第一导电型的第一半导体区域，设在第一电极的一部分之上，与第一电极欧姆接触；第一导电型的第二半导体区域，设在第一电极的上述一部分以外的部分上，与第一半导体区域及第一电极接触，其杂质浓度比第一半导体区域的杂质浓度低；第二导电型的第一半导体层，设在第一半导体区域上以及第二半导体区域上；第二导电型的第二半导体层，设在第一半导体层上；第一导电型的第三半导体区域，设在第二半导体层上；第二导电型的第四半导体区域，设在第三半导体区域的一部分之上；第二电极，经由绝缘膜与第二半导体层、第三半导体区域以及第四半导体区域相接；以及第三电极，设在第三半导体区域之上以及第四半导体区域之上。
【专利说明】半导体装置
[0001]本申请主张以日本专利申请2013 — 149344号(申请日:2013年7月18日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

【技术领域】
[0002]实施方式一般涉及半导体装置。

【背景技术】
[0003]功率用的半导体装置的代表有IGBT (Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)。在谋求IGBT的高速化的情况下，有将在集电极电极侧设置的P型半导体层的剂量(dose amount)减少的方法。通过降低P型半导体层的剂量，来自集电极电极侧的空穴的注入量减少。结果，IGBT的关断损失降低，IGBT的开关变得高速。
[0004]但是，减少P型半导体层的剂量意味着集电极电极与P型半导体层之间的欧姆接触破坏。因此，引起按每个IGBT而导通电压变动、或IGBT的开关速度饱和的现象。对于IGBT,希望改善这些电特性。


【发明内容】

[0005]本发明的实施方式提供一种电特性提高的半导体装置。
[0006]实施方式的半导体装置具备:第一电极；第二电极；第一导电型的第一半导体区域，设在上述第一电极的一部分与上述第二电极之间，与上述第一电极欧姆接触；第一导电型的第二半导体区域，设在上述第一电极的上述一部分以外的部分与上述第二电极之间，与上述第一半导体区域及上述第一电极接触，其杂质浓度比上述第一半导体区域的杂质浓度低；第二导电型的第一半导体层，设在上述第一半导体区域上以及上述第二半导体区域、与上述第二电极之间；第二导电型的第二半导体层，设在上述第一半导体层与上述第二电极之间；第一导电型的第三半导体区域，设在上述第二半导体层与上述第二电极之间；第二导电型的第四半导体区域，设在上述第三半导体区域的一部分与上述第二电极之间，与上述第二电极相接；以及第三电极，经由绝缘膜与上述第二半导体层、上述第三半导体区域以及上述第四半导体区域相接。从上述第一电极朝向上述第二电极的方向上的上述第一半导体层的杂质浓度曲线的峰值位于，上述第一半导体区域及上述第二半导体区域、与上述第二半导体层之间。

【专利附图】

【附图说明】
[0007]图1是表示第一实施方式的半导体装置的示意图，图1 (a)是半导体装置的示意剖视图，图1 (b)及图1 (C)是半导体装置的示意平面图。
[0008]图2 Ca)是表示第一实施方式的半导体装置的示意剖视图，图2 (b)是表示第一半导体装置的杂质浓度曲线的图。
[0009]图3是表示第一实施方式的半导体装置的导通状态的动作的示意剖视图。
[0010]图4 (a)是表示第一实施方式的半导体装置的截止后的状态的示意剖视图，图4
(b)及图4 (c)是表示参考例的半导体装置的杂质浓度曲线的图。
[0011]图5 (a)及图5 (b)是表示将在半导体装置内扩展的载流子的情况进行仿真的结果的图。
[0012]图6 (a)是表不I旲厚与尾电流的初始值之间的关系的图，图6 (b)是表不在关断(turn off)后的发射极.集电极间流动的电流的图。
[0013]图7是表示第一实施方式的变形例的半导体装置的示意剖视图。
[0014]图8 (a)及图8 (b)是表示第一实施方式的其他变形例的半导体装置的示意剖视图。
[0015]图9是表示第二实施方式的半导体装置的示意图，图9 Ca)是半导体装置的示意剖视图，图9 (b)及图9 (c)是半导体装置的示意平面图。
[0016]图10是表示第二实施方式的半导体装置的导通状态的动作的示意剖视图。
[0017]图11是表示第二实施方式的变形例的半导体装置的示意剖视图。
[0018]图12是表示第三实施方式的半导体装置的示意平面图。
[0019]图13是表示第四实施方式的半导体装置的示意立体图。

【具体实施方式】
[0020]以下，参照附图，说明实施方式。以下的说明中，对同一部件附加同一符号，对一度说明过的部件适当将其说明省略。另外，以下说明的各实施方式以及各图，只要在技术上可能就能够复合，复合后的实施方式也包含在本实施方式中。
[0021](第一实施方式)
[0022]图1是表示第一实施方式的半导体装置的示意图，图1 (a)是半导体装置的示意剖视图，图1 (b)及图1 (c)是半导体装置的示意平面图。
[0023]图1 (a)中，示出了沿图1 (b)及图1 (C)的X — Y线的位置的剖面。图1 (b)中，不出了图1 (a)的A —B切断面。图1 (C)中，不出了图1 (a)的C —D切断面。
[0024]图1 (a)?图1 (C)所示的半导体装置IA是IGBT。半导体装置IA具备集电极电极10 (第一电极)、p+型集电极区域20 (第一半导体区域)、p—型集电极区域21 (第二半导体区域)、η型缓冲层30 (第一半导体层)、η—型基极(base)层31 (第二半导体层)、P型基极区域40 (第三半导体区域)、η +型发射极区域41 (第四半导体区域)、栅极电极50 (第三电极)、栅极绝缘膜51以及发射极电极11(第二电极)。P+型集电极区域20、ρ—型集电极区域21、η型缓冲层30、η—型基极层31、ρ型基极区域40、η+型发射极区域41、栅极电极50以及栅极绝缘膜51设在集电极电极10与发射极电极11之间。
[0025]图1 (a)?图1 (C)中，使从集电极电极10朝向发射极电极11的方向对应于三维坐标的Z轴。此外，将与Z轴交叉(正交)的轴设为X轴，将与Z轴及X轴交叉(正交)的轴设为Y轴。Y轴例如对应于栅极电极50延伸的方向。
[0026]此外，实施方式中，将从集电极电极10朝向发射极电极11的Z方向设为第一方向，将与Z方向交叉的Y方向设为第二方向，将与Z方向及Y方向交叉的X方向设为第三方向。
[0027]图1 (a)?图1 (C)中，例如示出半导体装置IA的最小单元。实际的半导体装置IA中，图1 (a)?图1 (c)所示的半导体装置IA在X方向上周期性地相连。S卩，最小单元是半导体元件，半导体装置IA是多个半导体元件集合得到的半导体装置。图1 (b)及图1
(c)的Y方向的长度是实际的半导体装置IA的Y方向的长度的一部分。
[0028]p+型集电极区域20设在集电极电极10的一部分之上。P+型集电极区域20设在集电极电极10的一部分与发射极电极11之间。P +型集电极区域20是高浓度P型区域。ρ +型集电极区域20与集电极电极10欧姆接触。欧姆接触是无论电流的方向和电压的大小如何、电阻值大致一定的接触。即，欧姆接触是非整流性的接触。
[0029]ρ—型集电极区域21设在设有P+型集电极区域20的集电极电极10的部分以外的部分之上。P—型集电极区域21设在设有P+型集电极区域20的集电极电极10的部分以外的部分与发射极电极11之间。P—型集电极区域21的杂质浓度比P+型集电极区域20的杂质浓度低。P—型集电极区域21与集电极电极10欧姆接触或肖特基接触。肖特基接触有关于金属与半导体之间的接触，是在金属与半导体之间具有肖特基势垒的接触。肖特基接触是整流性的接触。P—型集电极区域21是低浓度ρ型区域。P—型集电极区域21与p+型集电极区域20接触。
[0030]与P—型集电极区域21连接的集电极电极10和与p+型集电极区域20连接的集电极电极10成为一体。即，在同一集电极电极10之上，设有P—型集电极区域21以及P +型集电极区域20。
[0031]如上述那样，图1 (a)?图1 (C)所示的半导体装置IA是IGBT的最小单元，实际的半导体装置IA中，多个p+型集电极区域20的各个与多个P—型集电极区域21的各个在X方向上交替排列。
[0032]p+型集电极区域20以及P—型集电极区域21的各自在Y方向上延伸(图1 (C))。P+型集电极区域20的X方向的宽度W2tl例如是I μ m?ΙΟΟμπι。由此，ρ +型集电极区域20以及P —型集电极区域21的各自的宽度与A — B线切断面的沟槽结构的间距通常独立设计。P—型集电极区域21的X方向的宽度W21例如是I μπι?ΙΟΟμπι。在ρ+型集电极区域20与ρ—型集电极区域21排列的方向上，宽度W21 /宽度W2tl例如是0.1?10(0.1以上10以下)。
[0033]ρ +型集电极区域20的厚度在几10 μ m以下。更优选的是，P +型集电极区域20的厚度在2μπι以下(后述)。P—型集电极区域21的厚度在几?ομπι以下。更优选的是，P—型集电极区域21的厚度在2 μ m以下。
[0034]η型缓冲层30设在ρ +型集电极区域20之上以及ρ —型集电极区域21之上。η —型基极层31设在η型缓冲层30之上。η—型基极层31的厚度例如是10?500 μ m。η一型基极层31的厚度根据元件的耐压而适宜设计。η—型基极层31也称作η—型漂移层31。
[0035]ρ型基极区域40设在η—型基极层31之上。η +型发射极区域41设在ρ型基极区域40的一部分之上。η+型发射极区域41设在ρ型基极区域40的一部分与发射极电极11之间。η+型发射极区域41与发射极电极11相接。η+型发射极区域41以及ρ型基极区域40的各自在Y方向上延伸(图1 (b))。
[0036]栅极电极50经由栅极绝缘膜51与η—型基极层31、ρ型基极区域40以及η +型发射极区域41相接。栅极电极50的上端50u位于η +型发射极区域41的高度。栅极电极50的下端50d位于η 一型基极层31的高度。栅极电极50在Y方向上延伸(图1 (b))。另外，每最小单元的栅极电极50的数量不限于图1 (a)?图1 (C)的数量。换言之，每最小单元的沟道密度根据元件的容许电流而适宜设定。
[0037]发射极电极11设在η +型发射极区域41之上以及ρ型基极区域40之上。
[0038]ρ +型集电极区域20、ρ —型集电极区域21、η型缓冲层30、η —型基极层31、ρ型基极区域40以及η+型发射极区域41的各自例如含有硅(Si)。作为P+型、P—型、ρ型等导电型(第一导电型)的杂质元素，例如应用硼(B)等。作为η +型、η —型、η型等导电型(第二导电型)的杂质元素，例如应用磷(P)、砷(As)等。
[0039]栅极电极50例如含有导入了杂质元素的多晶硅、金属等。栅极绝缘膜51例如含有硅氧化物(Si02)。集电极电极10及发射极电极11分别含有包含例如从铝(Al)、钛(Ti)、镍(Ni)、鹤(W)、金(Au)等的组中选择的至少一个的金属。
[0040]在实施方式中，“杂质元素的浓度(杂质浓度)”是指对半导体材料的导电性作出贡献的杂质元素的有效的浓度。例如，在半导体材料中含有作为施主的杂质元素和作为受主的杂质元素的情况下，将活性化后的杂质元素中的去除了施主与受主之间的抵消量后的浓度设为杂质浓度。
[0041]η—型基极层31所含的杂质元素的浓度比η+型发射极区域41所含的杂质元素的浓度低。η—型基极层31所含的杂质元素的浓度比η型缓冲层30所含的杂质元素的浓度低。
[0042]ρ+型集电极区域20所含的杂质元素的浓度比P—型集电极区域21所含的杂质元素的浓度高。例如，与集电极电极10相接的面的P+型集电极区域20所含的杂质元素的浓度比与集电极电极10相接的面的ρ—型集电极区域21所含的杂质元素的浓度高。
[0043]与集电极电极10相接的面的P +型集电极区域20所含的杂质元素的浓度比3 X 117 (atoms.cm —3)高，例如在I X 119 (atoms.cm — 3)以上。关于P+型集电极区域20的杂质浓度，可以设定为越靠集电极电极10 —侧越高。
[0044]与集电极电极10相接的面的ρ—型集电极区域21的杂质浓度例如在I X1015cm —3以上3X1017cm — 3以下。关于P—型集电极区域21的杂质浓度，可以设定为越靠集电极电极10 —侧越低。
[0045]与发射极电极11相接的面的n+型发射极区域41的杂质浓度比3X 117Cm一3大，例如在I X 1019cm — 3以上。η—型基极层31的杂质浓度在lX1015cm —3以下，能够根据元件的耐压设计而设定为任意的杂质浓度。
[0046]图2 Ca)是表示第一实施方式的半导体装置的示意剖视图，图2 (b)是表示第一半导体装置的杂质浓度曲线的图。
[0047]图2 (b)中，示出了图2 (a)的沿着从E点将F点连结的线的位置的η—型基极层31、η型缓冲层30以及P+型集电极区域20的杂质浓度曲线。此外，图2 (b)中，示出了图
2Ca)的沿着从G点将H点连结的线的位置的η—型基极层31、η型缓冲层30以及ρ—型集电极区域21的杂质浓度曲线。
[0048]如图2 (b)所示，P+型集电极区域20以及P—型集电极区域21的杂质浓度曲线从发射极电极11 一侧朝向集电极电极10 —侧上升。接着，η型缓冲层30的杂质浓度曲线从发射极电极11 一侧朝向集电极电极10 —侧暂时上升，之后下降。
[0049]S卩，Z方向的η型缓冲层30的杂质浓度曲线的峰值P位于P+型集电极区域20与η 一型基极层31之间。Z方向的η型缓冲层30的杂质浓度曲线的峰值P位于ρ —型集电极区域21与η一型基极层31之间。换言之，峰值P位于比P+型集电极区域20的杂质浓度曲线与η型缓冲层30的杂质浓度曲线之间的交点α靠近发射极电极11的一侧。此外，峰值P位于比P 一型集电极区域21的杂质浓度曲线与η型缓冲层30的杂质浓度曲线之间的交点β靠近发射极电极11的一侧。峰值P的位置的η型缓冲层30的杂质浓度例如是I X 115CnT3 ?lX1017cm —3。
[0050]对半导体装置IA的动作进行说明。
[0051]在使半导体装置IA动作时，向发射极电极11施加地电位(或者，负电位)，向集电极电极10施加正电位。在发射极电极11与集电极电极10之间施加例如几百(V)的电压。
[0052]在半导体装置IA的截止状态下，栅极电极50的电位变得比阈值电位低。因此，在隔着栅极绝缘膜51沿栅极电极50的ρ型基极区域40中，不形成沟道区域(反型层)。因而，在发射极电极11与集电极电极10之间电流不流动。
[0053]说明半导体装置IA的导通状态。
[0054]图3是表示第一实施方式的半导体装置的导通状态的动作的示意剖视图。
[0055]半导体装置IA的栅极电极50的电位达到阈值电位以上、半导体装置IA成为导通状态时，在P型基极区域40中形成沟道区域。因此，从发射极电极11注入到η +型发射极区域41的电子e通过ρ型基极区域40的沟道区域到达η —型基极层31。进而，电子e到达η型缓冲层30。图中，示意地用符号90表示电子e的电子电流。
[0056]在半导体装置IA中，P—型集电极区域21与集电极电极10欧姆接触或肖特基接触。因此，对于从集电极电极10侧朝向发射极电极11侧的空穴h而言，有P—型集电极区域21与集电极电极10之间的结部成为能量势垒的情况。
[0057]但是，对于从发射极电极11侧朝向集电极电极10侧的电子e而言，无论P—型集电极区域21与集电极电极10之间的结部是欧姆接触还是肖特基接触，都不成为能量势垒。此外，对发射极电极11施加了比集电极电极10低的电位。因而，由P 一型集电极区域21与η型缓冲层30构成的ρη结部被施加所谓的正向偏置。结果，到达η型缓冲层30的电子e在通过ρη结部后，经由P—型集电极区域21流向集电极电极10。
[0058]另一方面，P+型集电极区域20的杂质浓度比P—型集电极区域21的杂质浓度高。因此，P+型集电极区域20的费米能级比P—型集电极区域21的费米能级低。因而，在使P +型集电极区域20与η型缓冲层30接合时由P+型集电极区域20与η型缓冲层30构成的ρη结部的能量势垒提高，提高的量是P+型集电极区域20的费米能级下降的量。即，由P +型集电极区域20与η型缓冲层30构成的ρη结部的能量势垒变得比由ρ —型集电极区域21与η型缓冲层30构成的ρη结部的能量势鱼高。
[0059]因而，对于从发射极电极11侧到达η型缓冲层30的电子e而言，由P+型集电极区域20与η型缓冲层30构成的ρη结部成为比由ρ —型集电极区域21与η型缓冲层30构成的ρη结部大的能量势垒。结果，到达P +型集电极区域20的附近的电子e难以流入ρ +型集电极区域20。
[0060]S卩，到达ρ +型集电极区域20的附近的电子e以避开P +型集电极区域20的方式在横向(例如X方向或Y方向)上流动。并且，电子e经由P—型集电极区域21流向集电极电极10。
[0061]通过该电子e的横向移动与横向的电子电流的电压下降，在P+型集电极区域20的上方设置的η型缓冲层30的部分30a以相对于与集电极电极10接触的ρ +型集电极区域20而言成为负极的方式被偏置。如上述那样，P+型集电极区域20与集电极电极10欧姆接触。因而，η型缓冲层30的部分30a相对于集电极电极10也被施加负的偏置。
[0062]通过该偏置效果，对ρ +型集电极区域20与η型缓冲层30的部分30a之间的空穴的能量势垒变低。该能量势垒超过阈值时，空穴从P+型集电极区域20向η型缓冲层30注入。注入到η型缓冲层30的空穴形成空穴电流。图中，示意地用符号91表示空穴h的空穴电流。
[0063]P+型集电极区域20的Y方向的宽度、或者P+型集电极区域20与集电极电极10之间的接触面积越大，空穴电流91越增大。换言之，通过该宽度W2tl或该接触面积，调整来自阳极侧的空穴的注入量。这样，在半导体装置IA的导通状态下，空穴h从集电极侧流向发射极侧，电子e从发射极侧流向集电极侧。
[0064]在以往的IGBT中，不分为P+型集电极区域20与ρ—型集电极区域21而在集电极侧设置P型集电极层的结构是主流。为了以这样的结构的IGBT实现高速化，将ρ型集电极层的杂质浓度降低、使空穴h的注入量降低的对策是有效的。根据该对策，整体上抑制来自P型集电极层的空穴注入量而能够实现IGBT的高速化。
[0065]但是，将ρ型集电极层的杂质浓度降低意味着与集电极电极相接的面的P型集电极层的杂质浓度下降。结果，P型集电极层与集电极电极之间的欧姆接触性劣化，引起即使使导通电压上升、开关速度也以某速度饱和的现象。这是因为，若使P型集电极层的杂质浓度下降，则存在虽然开关速度变快但是P型集电极层与集电极电极间的电阻急剧上升这样的关系。此外，由于使P型集电极层的杂质浓度下降，因此发生按每个IGBT而导通电压不稳定的现象。
[0066]相对于此，半导体装置IA中，将与集电极电极10欧姆接触的高浓度的P+型集电极区域20和与集电极电极10欧姆接触或肖特基接触的低浓度的P—型集电极区域21组合来调整空穴注入量。空穴注入量能够通过高浓度的P+型集电极区域20的宽度W2CI(或接触面积)进行控制。
[0067]此外，即使调整ρ +型集电极区域20的宽度W2Q，由于ρ +型集电极区域20的杂质浓度不变，所以P+型集电极区域20与集电极电极10之间的欧姆接触性也不会劣化。这是很大的优点。
[0068]因而，即使减少载流子也不会引起开关速度饱和这样的现象，开关速度更可靠地实现高速。此外，由于维持P+型集电极区域20与集电极电极10之间的欧姆接触性，所以IGBT的导通电压稳定。
[0069]此外，半导体装置IA中，宽度W21 /宽度W2tl例如设定为0.1?10，因此能够在大范围中控制空穴注入效率，起到能够根据用途而实现需要的开关速度这样的作用。由此，起到基于一个曲线设计而仅通过改变掩模的尺寸就能够从低速用途到高速用途进行应用这样的效果。
[0070]进而，通过上述的杂质浓度曲线，半导体装置IA起到以下所说明的效果。
[0071]图4 Ca)是表示第一实施方式的半导体装置的截止后的状态的示意剖视图，图4
(b)及图4 (c)是表示参考例的半导体装置的杂质浓度曲线的图。
[0072]在半导体装置IA中，η型缓冲层30的杂质浓度曲线的峰值P位于P+型集电极区域20及ρ —型集电极区域21与η—型基极层31之间。即，在半导体装置IA中，η型缓冲层30的杂质总量最高的部位在η型缓冲层30中。
[0073]半导体装置IA中，在截止时耗尽层从P型基极区域40与η—型基极层31之间的ρη结部向η—型基极层31侧延伸。耗尽层具有杂质浓度越高则越难延伸的性质。图4 (a)中，用箭头表示耗尽层延伸的情况。
[0074]半导体装置IA中，在η型缓冲层30中，存在其杂质总量最高的部位。因此，在到达P+型集电极区域20以及P—型集电极区域21紧之前，耗尽层的延伸被抑制。例如，图4Ca)中，截止时的耗尽层前端的位置用符号30s的线表示。
[0075]假设在如图4 (b)所示那样峰值P在p+型集电极区域20以及P—型集电极区域21之中的情况、或者如图4 (c)所示那样不具有峰值本身的情况下，从ρη结部延伸的耗尽层能到达P+型集电极区域20以及P—型集电极区域21。由此，发生所谓的穿通(punchthrough)。
[0076]相对于此，根据半导体装置1A，由于在η型缓冲层30之中存在峰值P，所以截止状态下来自ρη结部的耗尽层的延伸在η型缓冲层30内被可靠地抑制。结果，在半导体装置IA中，不发生穿通，确保稳定的动作。
[0077]此外，通过使η型缓冲层30的杂质浓度曲线的峰值P的位置从P +型集电极区域20以及ρ —型集电极区域21偏离，η型缓冲层30、ρ +型集电极区域20以及ρ —型集电极区域21分别具有独立的杂质浓度曲线。
[0078]例如，若ρ—型集电极区域21的杂质浓度曲线的全部与η型缓冲层30的杂质浓度曲线重叠，则P—型集电极区域21的有效的杂质浓度会下降。该情况下，P—型集电极区域21实际上不再是低浓度的P 一型集电极区域。即，即使形成P 一型集电极区域21，ρ 一型集电极区域21也不实现其作用。该情况下，P—型集电极区域21没有抑制空穴注入的能力，发生导通电压过高等现象。
[0079]半导体装置IA中，使η型缓冲层30、ρ +型集电极区域20以及ρ —型集电极区域21分别具有独立的杂质浓度曲线，消除上述问题。
[0080]进而，半导体装置IA通过使ρ +型集电极区域20的厚度在2 μ m以下，实现以下说明的效果。
[0081]图5 (a)及图5 (b)是表示将在半导体装置内扩展的载流子的情况进行仿真的结果的图。
[0082]图5 (a)中，视觉地表示出P+型集电极区域20的厚度为5 μ m时在η型缓冲层30及η—型基极层31中扩展的载流子的情况。此外，图5 (b)中，视觉地表示出ρ+型集电极区域20的厚度为I μ m时在η型缓冲层30及η—型基极层31中扩展的载流子的情况。
[0083]如图5 (a)所示，ρ+型集电极区域20的厚度为5μπι时，即使ρ+型集电极区域20与P—型集电极区域21共存，也难以实现半导体装置的高速开关。这是因为，如图5 (a)所示那样，P+型集电极区域20的载流子注入过剩，载流子扩展到η型缓冲层30的整体以及η—型基极层31的整体中。
[0084]另一方面，如图5 (b)所示，ρ+型集电极区域20的厚度为I μπι时，在η型缓冲层30的一部分以及η一型基极层31的一部分中产生载流子未充分扩展而载流子密度低的区域。这意味着来自P+型集电极区域20的载流子注入被抑制。因而，P+型集电极区域20的厚度为I μ m左右时,能够实现半导体装置的闻速开关。
[0085]说明P+型集电极区域20的厚度在10 μ m以下的关断时的尾电流(tail current)如何变化。
[0086]图6 (a)是表不I旲厚与尾电流的初始值(Itail)的关系的图，图6 (b)是表不关断后的发射极.集电极间流过的电流的图。
[0087]图6(b)中，示出从IGBT截止起的时间与发射极?集电极间流过的电流(Current)及发射极.集电极间的电压(Vce)之间的关系。
[0088]半导体装置IA (IGBT)中，如图6 (b)所示，从刚刚关断后，在发射极.集电极间施加的电压开始恢复，在发射极.集电极间的电压过冲(overshoot)后，对发射极施加例如地电位，对集电极施加例如电源电位(V1)15但是，即使在发射极.集电极间施加电压(V1),在发射极?集电极间，也流动所谓尾电流。这是因为，即使在关断后，例如在η—型基极层31等中也残留有载流子。为实现高速开关，希望该尾电流较小。
[0089]如图6 (a)所示，可知若ρ+型集电极区域20的厚度在3μπι以下，则尾电流的初始值(ItaiI)减少。进而，可知若P+型集电极区域20的厚度在2μπι以下，则尾电流的初始值(Itail)急剧减少。由此，能够使开关损失大幅减少。即，可知，通过使P+型集电极区域20的厚度在2 μ m以下，半导体装置IA的开关速度变得更高速。
[0090](第一实施方式的变形例)
[0091]图7是表示第一实施方式的变形例的半导体装置的示意剖视图。
[0092]半导体装置IB的结构中，除了半导体装置IA的结构之外，半导体装置IB还在集电极电极10与P —型集电极区域21之间具备与集电极电极10的材料不同的金属含有层10a。也可以包括集电极电极10和金属含有层1a来作为集电极电极。
[0093]作为金属含有层1a的材料，选择相比于集电极电极10的材料、与ρ —型集电极区域21之间的肖特基势垒更高的材料。该情况下，使P—型集电极区域21与金属含有层1a接合的情况下的肖特基势垒变得比使ρ—型集电极区域21与集电极电极10直接接合的情况下的P—型集电极区域21与集电极电极10之间的肖特基势垒高。例如，集电极电极10的材料是铝(Al)的情况下，作为金属含有层1a的材料，选择钛(Ti)。
[0094]若做成这样的结构，则来自集电极侧的空穴注入在ρ—型集电极区域21与金属含有层1a之间的结部被可靠地遮挡。结果，通过P+型集电极区域20的杂质浓度或宽度W2q(或者，接触面积)，能够可靠地抑制来自集电极侧的空穴注入量。此外，由于将与P +型集电极区域20进行欧姆接触的金属材料、和与ρ —型集电极区域21进行欧姆接触的金属材料分开，所以P +型集电极区域20及ρ —型集电极区域2各自的杂质浓度的设计自由度增加。
[0095]另外，关于金属含有层10a，还作为后述的阻挡层发挥功能。并且，金属含有层1a不必须仅设在集电极电极10与P —型集电极区域21之间，也可以设在P —型集电极区域与集电极电极10之间。
[0096](第一实施方式的其他变形例)
[0097]图8 (a)及图8 (b)是表示第一实施方式的其他变形例的半导体装置的示意剖视图。
[0098]图1 (a)及图7中，例示出P +型集电极区域20的膜厚与P —型集电极区域21的膜厚相同的状态，但不限于该例。
[0099]例如，如图8 (a)所示的半导体装置1C，P +型集电极区域20的膜厚也可以比ρ 一型集电极区域21的膜厚更厚。此外，如图8(b)所示的半导体装置1D，也可以将ρ+型集电极区域20用ρ —型集电极区域21覆盖。通过这样的结构，也显示出与半导体装置IA同样的作用效果。
[0100](第二实施方式)
[0101]图9是表示第二实施方式的半导体装置的示意图，图9 Ca)是半导体装置的示意剖视图，图9 (b)及图9 (c)是半导体装置的示意平面图。
[0102]图9 (a)中，示出沿图9 (b)及图9 (C)的X — Y线的位置的剖面。图9 (b)中，示出图9 (a)的A —B切断面。图9 (c)中，示出图9 (a)的C —D切断面。
[0103]图9 (a)?图9 (C)所示的半导体装置2A是IGBT。半导体装置2A具备集电极电极10 (第一电极)、P+型集电极区域20 (第一半导体区域)、η型缓冲层30 (第一半导体层)、η-型基极层31 (第二半导体层)、ρ型基极区域40 (第三半导体区域)、η +型发射极区域41 (第四半导体区域)、栅极电极50 (第二电极)、栅极绝缘膜51以及发射极电极11 (第三电极)。此外，半导体装置2Α还具备作为空穴去除区域发挥功能的ρ+型区域45。ρ+型集电极区域20、η型缓冲层30、η —型基极层31、ρ型基极区域40、η+型发射极区域41、栅极电极50、栅极绝缘膜51、发射极电极11、以及ρ +型区域45设在集电极电极10与发射极电极11之间。
[0104]图9 (a)?图9 (C)中，例如表示出半导体装置2A的最小单元。实际的半导体装置2A中，图9 (a)?图9 (c)所示的半导体装置2A在X方向上周期性地相连。图9 (b)及图9 (c)的Y方向的长度是实际的半导体装置2A的Y方向的长度的一部分。
[0105]半导体装置2A的结构中，未设有在半导体装置IA的结构中包含的P—型集电极区域21。半导体装置2A中，上述的ρ—型集电极区域21被η型缓冲层30替换。P+型集电极区域20设在集电极电极10的一部分与发射极电极11之间。P+型集电极区域20与集电极电极10欧姆接触。η—型基极层31设在η型缓冲层30与发射极电极11之间。ρ型基极区域40设在η—型基极层31与发射极电极11之间。η+型发射极区域41设在ρ型基极区域40的一部分与发射极电极11之间，与发射极电极11相接。
[0106]η型缓冲层30设在除了 P+型集电极区域20设在集电极电极10的部分以外的集电极电极10之上。η型缓冲层30设在集电极电极10的一部分以外的部分以及P +型集电极区域20与发射极电极11之间。进而，η型缓冲层30设在ρ+型集电极区域20之上。ρ +型集电极区域20被η型缓冲层30覆盖。
[0107]η型缓冲层30与集电极电极10进行肖特基接触。η型缓冲层30的杂质浓度比ρ +型集电极区域20的杂质浓度低。与η型缓冲层30连接的集电极电极10和与P+型集电极区域20连接的集电极电极10成为一体。即，在同一集电极电极10之上，设有η型缓冲层30及ρ+型集电极区域20。
[0108]如上述那样，图9 (a)?图9 (C)所示的半导体装置2A是IBGT元件的最小单元，实际的半导体装置2A中，与集电极电极10相接的p+型集电极区域20和与集电极电极10相接的η型缓冲层30在X方向上交替排列。
[0109]ρ+型集电极区域20在Y方向上延伸(图9(c))。P+型集电极区域20的X方向的宽度W2tl例如是I μ m?100 μ m。由相邻的ρ +型集电极区域20所夹的η型缓冲层30的X方向的宽度W3tl例如是I μπι?ΙΟΟμπι。ρ+型集电极区域20与η型缓冲层30排列的方向上的P +型集电极区域20的宽度W2tl、和相邻的ρ +型集电极区域20所夹的η型缓冲层30的宽度W3tl具有以下关系。宽度W3tl /宽度W2tl例如是0.1?10 (0.1以上10以下)。
[0110]ρ+型集电极区域20的厚度是几十μπι以下。更优选的是，P+型集电极区域20的厚度是2 μ m以下(上述)。
[0111]η—型基极层31所含的杂质元素的浓度比η+型发射极区域41所含的杂质元素的浓度低。η—型基极层31所含的杂质元素的浓度比η型缓冲层30所含的杂质元素的浓度低。
[0112]P+型集电极区域20所含的杂质元素的浓度比η型缓冲层30所含的杂质元素的浓度高。例如，与集电极电极10相接的面的P+型集电极区域20所含的杂质元素的浓度比与集电极电极10相接的面的η型缓冲层30所含的杂质元素的浓度高。
[0113]与集电极电极10相接的面的P +型集电极区域20所含的杂质元素的浓度比
3X 117 (atoms.cm —3)高，例如在I X 119 (atoms.cm — 3)以上。关于P+型集电极区域20的杂质浓度，也可以设定得越靠集电极电极10侧越高。
[0114]η型缓冲层30的杂质浓度曲线的峰值位置的杂质浓度例如是IX 1015(atoms.αιΓ3)?IXlO17 (atoms.αιι — 3)。例如，与集电极电极10相接的面的η型缓冲层30的杂质浓度例如在3X 1017cm — 3以下。关于η型缓冲层30的杂质浓度，也可以设定得越靠集电极电极10侧越低。
[0115]对半导体装置2Α的动作进行说明。
[0116]在使半导体装置2Α动作时，对发射极电极11施加地电位(或者，负电位)，对集电极电极10施加正电位。在发射极电极11与集电极电极10之间，例如施加几百(V)的电压。
[0117]在半导体装置2Α的截止状态下，栅极电极50的电位变得比阈值电位低。因此，在隔着栅极绝缘膜51沿栅极电极50的ρ型基极区域40中，不形成沟道区域(反型层)。因而，在发射极电极11与集电极电极10之间电流不流动。
[0118]说明半导体装置2Α的导通状态。
[0119]图10是表示第二实施方式的半导体装置的导通状态的动作的示意剖视图。
[0120]若半导体装置2Α的栅极电极50的电位达到阈值电位以上、半导体装置2Α成为导通状态，则在P型基极区域40中形成沟道区域。因此，从发射极电极11注入到η +型发射极区域41的电子e通过ρ型基极区域40的沟道区域并到达η —型基极层31。进而，电子e到达η型缓冲层30。图中，示意地用符号90表示电子e的电子电流。
[0121]半导体装置2A中，η型缓冲层30与集电极电极10进行肖特基接触。因而，对于从发射极电极11侧朝向集电极电极10侧的电子e而言，η型缓冲层30与集电极电极10之间的结部成为能量势垒。
[0122]另一方面，P+型集电极区域20的杂质浓度被设定得较高。因此，由P+型集电极区域20与η型缓冲层30构成的ρη结部的能量势垒提高，提高的量是ρ +型集电极区域20的费米能级下降的量。这里，对于从发射极电极11侧朝向集电极电极10侧的电子e而言，将由P +型集电极区域20与η型缓冲层30构成的ρη结部的能量势垒设定得高于由η型缓冲层30与集电极电极10构成的肖特基接触的能量势垒。
[0123]因而，对于从发射极电极11侧到达η型缓冲层30的电子e而言，由P+型集电极区域20与η型缓冲层30构成的ρη结部成为能量势垒。结果，到达ρ +型集电极区域20的附近的电子e难以流入ρ +型集电极区域20。
[0124]g卩，到达ρ +型集电极区域20的附近的电子e，以避开ρ +型集电极区域20的方式沿横向(例如，X方向或Y方向)流动。并且，电子e经由在P +型集电极区域20的侧面配置的η型缓冲层30，流向集电极电极10。
[0125]通过该电子e的横向移动、与横向的电子电流的电压下降，在P+型集电极区域20的上方设置的η型缓冲层30的部分30a以相对于与集电极电极10接触的ρ +型集电极区域20成为负极的方式被偏置。如上述那样，P+型集电极区域20与集电极电极10欧姆接触。因而，η型缓冲层30的部分30a相对于集电极电极10也被施加负的偏置。
[0126]通过该偏置效果，对p+型集电极区域20与η型缓冲层30的部分30a之间的空穴的能量势垒变低。该能量势垒超过阈值时，空穴从P+型集电极区域20向η型缓冲层30注入。注入到η型缓冲层30的空穴形成空穴电流。图中，示意地用符号91表示空穴h空穴电流。
[0127]P+型集电极区域20的Y方向的宽度W2tl、或者p+型集电极区域20与集电极电极10之间的接触面积越大，空穴电流91越大。换言之，通过该宽度或该接触面积，调整来自阳极侧的空穴的注入量。这样，在半导体装置2A的导通状态下，空穴h从集电极侧流向发射极侧，电子e从发射极侧流向集电极侧。
[0128]半导体装置2A中，将与集电极电极10欧姆接触的高浓度的P+型集电极区域20和与集电极电极10肖特基接触的低浓度的η型缓冲层30组合来调整空穴注入量。空穴注入量能够用高浓度的P +型集电极区域20的宽度Wm (或接触面积)进行控制。
[0129]此外，即使调整ρ +型集电极区域20的宽度W2Q，由于ρ +型集电极区域20的杂质浓度不变，所以P+型集电极区域20与集电极电极10之间的欧姆接触性也难以劣化。
[0130]因而，即使使导通电压上升也难以发生开关速度饱和这样的现象，开关速度更可靠地变得高速。此外，由于维持P+型集电极区域20与集电极电极10之间的欧姆接触性，所以IGBT的导通电压稳定。
[0131]另外，上述的记载中，对于从发射极电极11侧朝向集电极电极10侧的电子e而言，η型缓冲层30与集电极电极10之间的结部成为肖特基势垒。
[0132]若η型缓冲层30与集电极电极10欧姆接触，则在IGBT被反向偏置的情况下，由P型基极区域40、η—型基极层31、η型缓冲层30形成的ρη 二极管动作，有时会成为破坏的原因。例如，在IGBT的反向偏置状态下，成为发射极侧比集电极侧电位更高的状态。这样的情况下，上述ρη 二极管成为正向偏置状态而成为导通状态。
[0133]为避免这样的问题，半导体装置2Α中，使η型缓冲层30与集电极电极10之间的接触为肖特基接触。即，即使对上述二极管施加了正向偏置，也通过肖特基势垒抑制从集电极侧向ρη 二极管的η层(η型缓冲层30以及η—型基极层31)的电子注入，抑制上述二极管的动作。由此，半导体装置2Α具有高的耐破坏性。
[0134]此外，半导体装置2Α中，宽度W3tl /宽度W2tl例如设定为0.1?10，所以能够在大范围中控制空穴注入效率，起到能够根据用途而实现需要的开关速度的作用。由此，起到基于一个曲线设计而仅通过改变掩模的尺寸就能够从低速用途到高速用途进行应用这样的效果。
[0135](第二实施方式的变形例)
[0136]图11是表示第二实施方式的变形例的半导体装置的示意剖视图。
[0137]半导体装置2B的结构中，除了半导体装置2B的结构之外，还在集电极电极10与P +型集电极区域20以及η型缓冲层30之间具备与集电极电极10的材料不同的金属含有层12。
[0138]在将IGBT的集电极侧安装在中介片(interposer)、印刷基板等电路基板上时,根据焊接合等的热履历(heat history),在集电极电极10侧有可能产生尖峰(spike)。即使在IGBT的集电极侧的质子施主化用的退火处理中也能产生尖峰。
[0139]尖峰是指，例如在上述安装的情况下，当集电极电极10含有铝时，向集电极电极10上的P +型集电极区域20、η型缓冲层30等的铝的穿透。
[0140]半导体装置2Β中，例如，在集电极电极10含有铝的情况下，将含有钛的金属含有层12设在集电极电极10与P +型集电极区域20以及η型缓冲层30之间。结果，金属含有层12成为阻挡膜，上述尖峰的发生被抑制。
[0141]此外，半导体装置2Β的P+型集电极区域20的杂质浓度设定得比半导体装置2Α的P +型集电极区域的杂质浓度高。由此，可得到P +型集电极区域20与金属含有层12之间的良好的欧姆接触。
[0142](第三实施方式)
[0143]此外，实施方式不限于上述的实施方式。
[0144]图12是表示第三实施方式的半导体装置的示意平面图。
[0145]图12对应于上述的C 一 D切断面。
[0146]关于P +型集电极区域20的平面形状，除了在Y方向上延伸的条状之外，也可以是圆状。
[0147]例如，在图12所示的半导体装置3中，C —D切断面的ρ+型集电极区域20的平面形状为圆状。在半导体装置3中，在C 一 D切断面，多个P +型集电极区域20分别被P —型集电极区域21或η型缓冲层30包围。
[0148]在这样的结构下，也能通过P+型集电极区域20的宽度或与集电极电极10之间的接触面积来调整来自阳极侧的空穴的注入量。
[0149](第四实施方式)
[0150]图13是表示第四实施方式的半导体装置的示意立体图。
[0151]在半导体装置4中，P +型集电极区域20及P —型集电极区域21在Y方向上延伸。栅极电极50在X方向上延伸。图中，示出了栅极电极50以及η+型发射极区域41在X方向上在多处间断的状态，但栅极电极50以及η +型发射极区域41也可以在X方向上连续延伸。另外，从图13所示的结构中将ρ—型集电极区域21去除后的结构包含在本实施方式中。
[0152]在发射极侧，沟槽栅极在X方向上延伸，从发射极电极11侧朝向集电极电极10侧的电子电流容易变得不均匀。例如，在形成在P型基极区域40中的沟道下，电子电流变大，随着从该沟道远离，电子电流变小。此外，若集电极电极10侧的ρ+型集电极区域20以及P—型集电极区域21沿同样的X方向排列，则空穴电流也变得不均勻，在大电流下的关断时有半导体装置破坏的可能性。
[0153]这样，若从发射极电极11侧朝向集电极电极10侧的电子电流和从p+型集电极区域朝向发射极电极11侧的空穴电流这双方不均匀，则整体产生大的不均匀性，在大电流下的关断时半导体装置有破坏的可能性。
[0154]第四实施方式中，使p+型集电极区域20及ρ—型集电极区域21延伸的方向、与栅极电极50延伸的方向相交叉。根据这样的结构，缓和电子电流与空穴电流的不均匀性，在IGBT内流动的电流变得均匀。结果，关断时的耐破坏性增加。
[0155]以上，参照具体例对实施方式进行了说明。但是，实施方式不限于这些具体例。即，本领域技术人员对这些具体例施加适宜的设计变更而得到的方案，只要具备实施方式的特征，就包含在实施方式的范围内。上述的各具体例所具备的各要素以及其配置、材料、条件、形状、大小等不限于例示而能够适宜变更。
[0156]此外，“部位A设在部位B之上”的情况下的「之上」用于以下两种情况下的含义，即:部位A与部位B接触，部位A设在部位B之上的情况；以及部位A不与部位B接触，部位A设在部位B的上方的情况。
[0157]此外，上述的各实施方式所具备的各要素能够在技术上尽可能地进行复合，将它们组合而得到的方案也只要含有实施方式的特征就包含在实施方式的范围内。此外，关于实施方式的思想范畴，只要是本领域技术人员在各种变更例及修正例中可想到的，这些变更例及修正例也属于实施方式的范围。
[0158]另外，实施方式中，作为半导体的主成分而例示出硅(Si)，但作为半导体的主成分，也可以是碳化硅(SiC)、氮化镓(GaN)等。此外，关于导电型，将第一导电型设为P型，将第二导电型设为η型，但即使是将第一导电型设为η型、将第二导电型设为ρ型的元件，当然也能得到同样的效果。
[0159]说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行个各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，也包含在权利要求所记载的发明及其等同范围中。
【权利要求】
1.一种半导体装置，具备:第一电极；第二电极；第一导电型的第一半导体区域，设在上述第一电极的一部分与上述第二电极之间，与上述第一电极欧姆接触；第一导电型的第二半导体区域，设在上述第一电极的上述一部分以外的部分与上述第二电极之间，与上述第一半导体区域及上述第一电极接触，其杂质浓度比上述第一半导体区域的杂质浓度低；第二导电型的第一半导体层，设在上述第一半导体区域及上述第二半导体区域、与上述第二电极之间；第二导电型的第二半导体层，设在上述第一半导体层与上述第二电极之间；第一导电型的第三半导体区域，设在上述第二半导体层与上述第二电极之间；第二导电型的第四半导体区域，设在上述第三半导体区域的一部分与上述第二电极之间，与上述第二电极相接；以及第三电极，经由绝缘膜与上述第二半导体层、上述第三半导体区域以及上述第四半导体区域相接； 从上述第一电极朝向上述第二电极的方向上的上述第一半导体层的杂质浓度曲线的峰值位于，上述第一半导体区域及上述第二半导体区域、与上述第二半导体层之间。
2.如权利要求1记载的半导体装置，上述第二半导体区域与上述第一电极进行欧姆接触或肖特基接触。
3.如权利要求1记载的半导体装置，上述第一半导体区域的厚度是2微米以下。
4.如权利要求1记载的半导体装置， 上述第一半导体区域及上述第二半导体区域在相对于从上述第一电极朝向上述第二电极的第一方向交叉的第二方向上延伸，上述第三电极在相对于上述第一方向及上述第二方向交叉的第三方向上延伸。
5.如权利要求1记载的半导体装置，在上述第一电极与上述第二半导体区域之间，还具备与上述第一电极的材料不同的金属含有层。
6.如权利要求5记载的半导体装置，上述金属含有层还设在上述第一电极与上述第一半导体区域之间。
7.如权利要求1记载的半导体装置， 上述第一半导体区域与上述第二半导体区域排列的方向上的上述第一半导体区域的宽度Wtl与上述第二半导体区域的宽度W1，具有 .0.1 ^ (宽度 W1 / 宽度 W。)^ 10 的关系。
8.如权利要求1记载的半导体装置，上述第一半导体区域的厚度与上述第二半导体区域的厚度不同。
9.一种半导体装置，具备:第一电极；第二电极；第一导电型的第一半导体区域，设在上述第一电极的一部分与上述第二电极之间，与上述第一电极欧姆接触，其厚度是2微米以下；第一导电型的第二半导体区域，设在上述第一电极的上述一部分以外的部分与上述第二电极之间，与上述第一半导体区域以及上述第一电极接触，其杂质浓度比上述第一半导体区域的杂质浓度低；第二导电型的第一半导体层，设在上述第一半导体区域上以及上述第二半导体区域、与上述第二电极之间；第二导电型的第二半导体层，设在上述第一半导体层与上述第二电极之间；第一导电型的第三半导体区域，设在上述第二半导体层与上述第二电极之间；第二导电型的第四半导体区域，设在上述第三半导体区域的一部分与上述第二电极之间，与上述第二电极相接；以及第三电极，经由绝缘膜与上述第二半导体层、上述第三半导体区域以及上述第四半导体区域相接。
10.如权利要求9记载的半导体装置，从上述第一电极朝向上述第二电极的方向上的上述第一半导体层的杂质浓度曲线的峰值位于，上述第一半导体区域及上述第二半导体区域、与上述第二半导体层之间。
11.如权利要求9记载的半导体装置，上述第二半导体区域与上述第一电极进行欧姆接触或肖特基接触。
12.如权利要求9记载的半导体装置，上述第一半导体区域及上述第二半导体区域在相对于从上述第一电极朝向上述第二电极的第一方向交叉的第二方向上延伸，上述第三电极在相对于上述第一方向及上述第二方向交叉的第三方向上延伸。
13.如权利要求9记载的半导体装置，在上述第一电极与上述第二半导体区域之间，还具备与上述第一电极的材料不同的金属含有层。
14.如权利要求13记载的半导体装置，上述金属含有层还设在上述第一电极与上述第一半导体区域之间。
15.如权利要求9记载的半导体装置，上述第一半导体区域与上述第二半导体区域排列的方向上的上述第一半导体区域的宽度Wtl与上述第二半导体区域的宽度W1，具有 .0.1 ^ (宽度 W1 / 宽度 W。)^ 10 的关系。
16.一种半导体装置，具备:第一电极；第二电极；第一导电型的第一半导体区域，设在上述第一电极的一部分与上述第二电极之间，与上述第一电极欧姆接触；第二导电型的第一半导体层，设在上述第一电极的上述一部分以外的部分及上述第一半导体区域、与上述第二电极之间，与上述第一电极肖特基接触，其杂质浓度比上述第一半导体区域的杂质浓度低；第二导电型的第二半导体层，设在上述第一半导体层与上述第二电极之间；第一导电型的第三半导体区域，设在上述第二半导体层与上述第二电极之间；第二导电型的第四半导体区域，设在上述第三半导体区域的一部分与上述第二电极之间，与上述第二电极相接；以及第三电极，经由绝缘膜与上述第二半导体层、上述第三半导体区域以及上述第四半导体区域相接。
17.如权利要求16记载的半导体装置，上述第一半导体区域在相对于从上述第一电极朝向上述第二电极的第一方向交叉的第二方向上延伸，上述第三电极在相对于上述第一方向及上述第二方向交叉的第三方向上延伸。
18.如权利要求16记载的半导体装置，在上述第一电极、与上述第二半导体区域及上述第一半导体层之间，还具备与上述第一电极的材料不同的金属含有层。
19.如权利要求16记载的半导体装置，上述第一半导体区域的厚度是2微米以下。
20.如权利要求16记载的半导体装置，上述第一半导体区域与上述第一半导体层排列的方向上的上述第一半导体区域的宽度Wo、与相邻的上述第一半导体区域所夹的上述第一半导体层的宽度W3，具有
.0.1 ^ (宽度 W3 / 宽度 W。)^ 10
的关系。
【文档编号】H01L29/41GK104299985SQ201310722059
【公开日】2015年1月21日 申请日期:2013年12月24日 优先权日:2013年7月18日
【发明者】小仓常雄, 中村和敏 申请人:株式会社东芝