半导体装置制造方法
半导体装置制造方法
【专利摘要】本发明提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。
【专利说明】半导体装置
[0001]关联申请
[0002]本申请享受以日本专利申请2012-139012号(申请日:2012年6月20日)为基础申请的优先权。本申请通过参照该基础申请，而包含基础申请的全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]功率MOSFET (Metal Oxide Semiconductor Field EffectTransistor,金属氧化物半导体场效应晶体管)、IGBT (Insulated GateBipolar Transistor,绝缘栅双极晶体管)等的功率半导体元件具有高速开关特性、反向阻断耐压，广泛用于家用电器、通信设备、车载用电机等中的电力变换、控制。为了提高这些设备的效率，降低功耗，在半导体元件内交替排列P型半导体区域和η型半导体区域的超结结构受到关注。
[0005]在这样的半导体元件中，为了在向源极漏极之间施加电压时耗尽层延伸到终端区域，除了元件区域外，有时还在位于元件区域的外侧的终端区域形成超结结构。如果是这样的结构，则在截止时耗尽层扩大到元件区域以及终端区域来维持高耐压。
[0006]但是，超结结构的高耐压性是以平衡调整P型半导体区域和η型半导体区域各自的电荷量为前提。因而，如果各自的电荷量受来自外部的影响而变化，那么还存在其可靠性(例如，耐压)大幅度降低的情况。因此，在具备超结结构的半导体元件中，除了调整P型半导体区域和η型半导体区域的电荷量外，还需要充分抑制来自外部的电荷的影响。
【发明内容】
[0007]本发明要解决的课题在于提供一种可以提高可靠性的半导体装置。
[0008]实施方式的半导体装置是具有元件区域以及包围上述元件区域的接合终端区域的纵型的半导体装置。半导体装置具备:设置于上述元件区域以及上述接合终端区域的第I导电型的第I半导体区域；设置于上述第I半导体区域之上的第I导电型的第2半导体区域；设置于上述第2半导体区域，且在相对于上述第I半导体区域和上述第2半导体区域的叠层方向大致正交的第I方向并排设置的第2导电型的多个第3半导体区域。
[0009]另外，实施方式的半导体装置具备:设置在上述元件区域的上述多个第3半导体区域的至少一个之上的第2导电型的第4半导体区域；设置在上述第4半导体区域之上的第I导电型的第5半导体区域。
[0010]另外，实施方式的半导体装置具备:隔着第I绝缘膜与上述第2半导体区域、上述第4半导体区域、以及上述第5半导体区域相接的第I电极；与上述第4半导体区域以及上述第5半导体区域电连接的第2电极；与上述第I半导体区域电连接的第3电极。
[0011]另外，实施方式的半导体装置具备:在上述接合终端区域的上述多个第3半导体区域之上以及上述接合终端区域的上述第2半导体区域之上，隔着第2绝缘膜在上述第I方向并排设置的多个第4电极；与上述第3电极电连接，隔着第3绝缘膜设置在上述多个第4电极的至少一个之上的第5电极。
【专利附图】
【附图说明】
[0012]图1是第I实施方式所涉及的半导体装置的示意图，图(a)是半导体装置的超结结构部的平面示意图，图(b)是图(a)的A-A’剖面的剖面示意图。
[0013]图2是用于说明半导体装置的作用的示意图，图(a)是表示半导体装置的剖面示意图，图(b)是表示半导体装置表面的电荷与耐压的关系的示意图。
[0014]图3是用于说明半导体装置的作用的剖面示意图。
[0015]图4是第2实施方式所涉及的半导体装置的剖面示意图。
[0016]图5是第3实施方式所涉及的半导体装置的剖面示意图。
[0017]图6是第4实施方式所涉及的半导体装置的剖面示意图。
[0018]图7是第5实施方式所涉及的半导体装置的剖面示意图。
[0019]图8是第6实施方式所涉及的半导体装置的剖面示意图。
[0020]符号说明
[0021]1、2、3、4、5、6、100:半导体装置
[0022]80:元件区域
[0023]81:终端区域
[0024]10:漏极区
[0025]11、15:漂移区域
[0026]Iln:n型柱区域
[0027]12p:p型柱区域
[0028]15u:上表面
[0029]17:外端
[0030]18:表面
[0031]20:基极区
[0032]21:源极区
[0033]30:栅电极
[0034]31:栅绝缘膜
[0035]40,45,46:场板电极
[0036]41、42:绝缘膜
[0037]50:屏蔽电极
[0038]51、52:电极
[0039]53:配线层
[0040]90:源极电极
[0041]91:漏极电极
[0042]101:场截止电极
[0043]102:切割线
[0044]103:耗尽层[0045]103L:外延线【具体实施方式】
[0046]以下，参照【专利附图】
【附图说明】实施方式。在以下的说明中，对同一构件附加同一符号，对于已说明过的构件适宜地省略其说明。
[0047](第I实施方式)
[0048]图1是第I实施方式所涉及的半导体装置的示意图，图(a)是半导体装置的超结结构部的平面示意图，图(b)是图(a)的A-A’剖面的剖面示意图。
[0049]第I实施方式所涉及的半导体装置I具有上下电极结构(纵型)的M0SFET。半导体装置I具有元件区域80、设置于元件区域80的外侧的接合终端区域81 (以下，仅称为终端区域81)。元件区域80由终端区域81所包围。在元件区域80设置有晶体管等。
[0050]在半导体装置I中，n+型的漏极区10 (第I半导体区域)设置于元件区域80以及终端区域81。在漏极区10之上设置有η型的漂移区域11 (第2半导体区域)。在漂移区域11插入多个P型柱区域12ρ (第3半导体区域)。多个P型柱区域12ρ在相对漏极区10和漂移区域11的叠层方向(图中的Z方向)大致正交的方向(第I方向(图中的X方向))上以规定的间隔并排设置。
[0051]这里所谓“规定的间隔”作为一个例子假设是等间隔。另外，在第I实施方式中，将夹在多个P型柱区域12Ρ各自之间的漂移区11称为η型柱区域11η。半导体装置I具有在X方向上交替排列P型柱区域12ρ和η型柱区域Iln的超结结构。该超结结构除了元件区域80外还设置于终端区域81。另外，多个P型柱区域12ρ的各自、以及多个η型柱区域Iln的各自在与Z方向以及X方向大致正交的Y方向上延伸。
[0052]在半导体装置I中，在元件区域80，在多个P型柱区域12ρ的至少I个之上设置有P型的基极区20 (第4半导体区域)。在基极区20之上设置有η+型的源极区21 (第5半导体区域)。栅电极30 (第I电极)隔着栅绝缘膜31 (第I绝缘膜)与漂移区域11、基极区20、以及源极区21相接。栅电极30位于相邻的基极区20之间。栅电极30的下端位于基极区20的下侧的漂移区域11。在第I实施方式中，示例了沟槽栅型结构的栅电极30，但是，栅电极30也可以是平面型结构。
[0053]源极电极90 (第2电极)与源极区21以及基极区20电连接。漏极电极91 (第3电极)与漏极区10电连接。
[0054]另外，在半导体装置I上，在终端区域81，在多个P型柱区域12ρ之上以及漂移区域11 (或者，η型柱区域Iln)之上隔着绝缘膜41 (第2绝缘膜)设置有多个场板电极40(第4电极)。多个场板电极40在X方向上并排设置。多个场板电极40的各自在Y方向上延伸。多个场板电极40分别被设置在多个P型柱区域12ρ的各自和η型柱区域Iln的接合界面之上。多个场板电极40由绝缘膜42 (第3绝缘膜)覆盖。
[0055]在多个场板电极40的至少一个之上隔着绝缘膜42设置有屏蔽电极50 (第5电极)。屏蔽电极50包围元件区域80，与漏极电极91电连接。屏蔽电极50也可以称为等电位环(EQP,Equi Potential Ring)电极。
[0056]与漏极电极91电连接的屏蔽电极50和源极电极90以不发生电气短路的程度隔开。设置在屏蔽电极50和源极电极90之间的多个场板电极40各自处于浮置电位的状态。多个场板电极40各自的电位处于屏蔽电极50的电位和源极电极90的电位之间的电位。
[0057]在半导体装置I中，在截止时对源极电极90施加接地电位或者负电位，对漏极电极91以及屏蔽电极50施加正电位。在保持对源极电极90和漏极电极91之间施加电压的状态下，栅电极30的电位变成了阈值电位以上时，在源极电极90和漏极区10之间经由漂移区域11流过电流(导通状态)。
[0058]漏极区10、漂移区域ll、p型柱区域12p、基极区20、以及源极区21的主成分例如是硅(Si)。栅绝缘膜31、绝缘膜41、以及绝缘膜42的材料例如是氧化硅(Si02)。栅电极30以及场板电极40的材料例如是聚硅(poly-Si)。源极电极90、屏蔽电极50以及漏极电极91的材料例如是铝(Al)等的金属。
[0059]漏极区10、漂移区域ll、p型柱区域12p、基极区20、以及源极区21的各自含有杂质元素。例如，η型、η—型以及n+型(第I导电型)的杂质元素是磷(P)、砷(As)等，p型(第2导电型)的杂质元素是硼(B)等。
[0060]说明第I实施方式所涉及的半导体装置I的作用。
[0061]为了说明半导体装置I的作用，从图2示例的半导体装置的作用来进行说明。首先从半导体装置的截止时的作用来进行说明。
[0062]图2是用于说明半导体装置的作用的示意图，图(a)是半导体装置的剖面示意图，图(b)是表示半导体装置表面的电荷与耐压的关系的示意图。
[0063]图2 Ca)所示例的半导体装置100是上下电极结构的半导体装置。但是，在半导体装置100未设置上述的超结结构以及场板电极40。而且，在终端区域81代替屏蔽电极50设置场截止电极101。在X方向上的场截止电极101的宽度比屏蔽电极50的宽度还窄。这样设置的目的在于:该场截止电极101在半导体装置100处于截止状态时，不使耗尽层到达作为终端区域81的外端的切割线102。另外，半导体装置100的漂移区域15变成杂质浓度比上述的漂移区域11还低的n_型半导体区域。
[0064]在半导体装置100中，如果在截止状态下在源极电极90和漏极电极91之间施加高电压(以下，仅称为施加高电压)，则从漂移区域15驱除载流子，其一部分耗尽化，在漂移区域15中保持高电压。在半导体装置100中，仅在元件区域80设置源极区21以及栅电极30，在漏极区10侧在其整个面设置漏极电极91。因而，在半导体装置100中除了元件区域80外在终端区域81也需要维持高耐压。
[0065]左右终端区域81中的耐压的主要原因之一有在施压高电压时的终端区域81中的耗尽层的延伸程度。例如，如果在施加高电压时耗尽层103到达切割线102，则半导体装置100的耐压发生变化、发生泄漏。因而，需要设计终端区域，使得在施加高电压时消耗层103难以到达切割线102。
[0066]例如，扩大在终端区域81的X方向上的宽度的方法就是这种例子。通过扩大在终端区域81的X方向上的宽度，耗尽层103将难以到达切割线102。但是，扩大终端区域81的宽度将招致半导体装置的大型化。进而如果半导体装置变得大型化则其成品率将降低。因而，对于终端区域81的宽度，需要估计所希望的施加电压、生产率而设计成必要且充分的值。另外，设置上述的场截止电极101，使耗尽层103难以达到切割线102的方法也是有效的。
[0067]但是，终端区域81的表面用绝缘膜41、42覆盖。另外，在实际的器件中，也有用保护膜(聚酰亚胺膜、氮化硅(SiN)膜等)、密封树脂材料等被覆终端区域81的表面的情况。
[0068]在这样的绝缘材料中大多包含离子成分。例如，如果将器件暴露在高温高湿条件下，则密封树脂吸收大气中的水分，氢离子等残留在密封树脂内。而后，有时这样的离子成分在施加高电压时在绝缘材料内移动。如果这样的离子成分(以下，称为外部电荷)在施加高电压时在绝缘材料内移动，则在施加高电压时对终端区域81的电场分布产生影响。这是因为包含在绝缘材料中的离子电荷因静电耦合而对终端区域81的电场产生作用的缘故。
[0069]例如，即使在源极漏极之间每次施加同样的高电压，耗尽层103的外延103L如图2(a)的箭头所示的那样，移动到元件区域80侧，或者移动到与元件区域80相反侧。S卩，耗尽层103的外延103L的位置在每次施加高电压时发生变化，半导体装置的耐压变得不稳定。
[0070]图2 (b)表示半导体装置表面的电荷与耐压的关系。所谓半导体装置表面的电荷例如是指半导体装置100的漂移区域15的上表面15u附近的带电。从图2 (b)可以看出，如果半导体装置表面的电荷转移到正电荷侧，或者转移到负电荷侧，则半导体装置的耐压(V)大幅度变化。这样，半导体装置的耐压容易受来自半导体层以外的外部构件(例如，绝缘层、保护膜、密封树脂等)的影响。
[0071]S卩，在估计期望的施加电压、生产率而将终端区域81的宽度设计成必要且充分的值，或者简单地设置场截止电极101的方法中，在耐压提高方面会产生限度。
[0072]进而，在具备超结结构的半导体装置中，如果考虑上述的半导体装置表面电荷的影响，则终端区域的设计变得更难。这是因为在超结结构中以平衡调整η型柱区域Iln以及P型柱区域12ρ各自的电荷量为前提的。例如，如果一方的电荷量因外部电荷的影响而变化，则具备超结结构的半导体装置的耐压会更大地变化。
[0073]在第I实施方式涉及的半导体装置I中，除了 η型柱区域Iln以及P型柱区域12ρ各自的电荷量的调整外，还将超结结构的表层的电荷的影响抑制到最小限度。
[0074]图3是用于说明半导体装置的作用的剖面示意图。
[0075]例如，在半导体装置100中，当代替场截止电极101而具备宽度宽的屏蔽电极50的情况下，由外部电荷引起的对终端区域81的Si表面电场的作用被屏蔽电极50屏蔽。由此，抑制耗尽层103的延伸变化，耗尽层103的外延103L变得难以变化。例如，耗尽层103的外延103L如图3示例那样在屏蔽电极50的下方被固定。
[0076]在第I实施方式所涉及的半导体装置I中，具备该屏蔽电极50。屏蔽电极50从半导体装置I的外端17在元件区域80的方向上延伸。另外，屏蔽电极50的宽度调整成屏蔽电极50覆盖从外端17侧排列的多个场板电极40的至少一个的程度。
[0077]即，当从Z方向观察了半导体装置I的情况下，在半导体装置I中，在屏蔽电极50和在终端区域81中位于最外侧的场板电极40之间没有形成间隙。通过设置这样的屏蔽电极50，在半导体装置I中抑制耗尽层的外延的变化，使半导体装置的耐压更稳定化。
[0078]另外，半导体装置I除了屏蔽电极50外，具备多个场板电极40。还利用多个场板电极40屏蔽上述的外部电荷对Si表面电场的作用，抑制耗尽层的外延变化。例如，超结结构的表面18附近的P型柱区域12ρ以及η型柱区域Iln变得难以受到外部电荷的影响。由此，将超结结构的表层的电荷影响抑制到最小限度。
[0079]另外，通过设置多个场板电极40，在终端区域81，在施加高电压时耗尽层从超结结构的表面18向漏极电极91侧延伸。多个场板电极40的各自位于P型柱区域12ρ和η型柱区域Iln的接合界面之上。因而，该耗尽层与P型柱区域12p和η型柱区域Iln的接合部分的耗尽层高效率地连接。即，在终端区域81，促进P型柱区域12ρ和η型柱区域Iln的耗尽化。由此，缓和了在P型柱区域12ρ和η型柱区域Iln的接合界面附近发生的电场的强度。其结果，在终端区域81的超结结构的表层的电场被缓和，终端区域81的耐压进一步稳定。
[0080]而且，在向源极电极90和漏极电极91之间施加了高电压的状态下，如果对栅电极30施加阈值以上的电位，则沿着基极区20和漂移区域11的界面在基极区20形成通道，在源极电极90和漏极电极91之间经由漂移区域11流过电流。即，半导体装置I变成导通状态。
[0081](第2实施方式)
[0082]图4是第2实施方式所涉及的半导体装置的剖面示意图。
[0083]第2实施方式所涉及的半导体装置2的基本结构与半导体装置I相同。但是，在半导体装置2中，将多个场板电极的至少I个架设在多个P型柱区域12ρ的至少2个之上。例如，在多个场板电极中的场板电极45架设在2个P型柱区域12ρ之上。另外，场板电极46架设在3个P型柱区域12ρ之上。
[0084]如果是这样的结构，则由场板电极带来的超结结构的表面被覆率进一步增加。由此，由上述外部电荷所带来的对终端区域81的Si表面电场的作用被进一步屏蔽。其结果，能够提供耐压更稳定，可靠性更高的半导体装置。
[0085](第3实施方式)
[0086]图5是第3实施方式所涉及的半导体装置的剖面示意图。
[0087]第3实施方式所涉及的半导体装置3的基本结构与半导体装置I相同。但是，在半导体装置3中，在漂移区域11并排设置多个P型柱区域12ρ的结构(超结结构)从元件区域80到达终端区域81的外端17。
[0088]在超结结构中，在施加高电压时能够从P型柱区域12ρ和η型柱区域Iln的接合界面延伸耗尽层。因为交替排列P型柱区域12ρ和η型柱区域I In，所以ρ型柱区域12ρ被一对η型柱区域Iln夹着,η型柱区域Iln被一对ρ型柱区域12ρ夹着。由此,如果该耗尽层延伸到各自的柱区域12ρ、11η的宽度(X方向的宽度)的一半的长度左右，则能够跨越超结结构整体扩展耗尽层。
[0089]但是，在终端区域81的途中超结结构中断了的结构中,位于最靠近外端17的ρ型柱区域12ρ和外端17之间的漂移区域11变成未被ρ型柱区域12ρ夹着的结构。在这样的结构中，在位于最靠近外端17的ρ型柱区域12ρ和外端17之间的漂移区域11处，耗尽层有可能未充分延伸。如果耗尽层未充分延伸，则还存在发生电场局部增强的部分、耐压降低的情况。
[0090]对此，在第3实施方式所涉及的半导体装置3中，超结结构从元件区域80到达终端区域81的外端17。如果是这样的结构，则耗尽层能够扩大到终端区域81的外端17附近，电场强度缓和与该耗尽层扩大的量相应的量。其结果，耐压更稳定。
[0091](第4实施方式)
[0092]图6是第4实施方式所涉及的半导体装置的剖面示意图。
[0093]第4实施方式所涉及的半导体装置4的基本结构与半导体装置I相同。但是，半导体装置4进一步具备多个电极51、52 (第6电极)。电极51、52还可以称为盖电极。电极51、52在位于源极电极90和屏蔽电极50之间的多个场板电极40之上隔着绝缘膜42设置。电极51、52的材料与源极电极90的材料相同。多个电极51各自的电位处于浮置状态。
[0094]根据这样的结构，不仅由多个场板电极40，而且还由多个电极51、52屏蔽上述的外部电荷对Si表面电场的作用。其结果，耗尽层的外延变化受到进一步抑制。因而，提供耐压更稳定，可靠性更高的半导体装置。
[0095](第5实施方式)
[0096]图7是第5实施方式所涉及的半导体装置的剖面模式图。
[0097]第5实施方式所涉及的半导体装置5的基本结构与半导体装置4相同。但是，半导体装置5进一步具备配线层53。配线层53设置在多个电极51、52的各自和绝缘膜42之间。另外，配线层53还设置在源极电极90和绝缘膜42之间、以及屏蔽电极50和绝缘膜42之间。在半导体装置5中，进一步增加在终端区域81的导电层的表面被覆率。
[0098]配线层53例如是包含钛(Ti)以及钨(W)的至少一种的单层膜，或者是叠层包含钛(Ti)以及钨(W)的至少一种的膜的膜。X方向的配线层53的宽度比X方向的多个电极51、52的各自宽度还宽。
[0099]根据这样的结构，不仅通过多个场板电极40、多个电极51、52，还通过配线层53增加Si表面上的屏蔽被覆率，由此屏蔽上述的外部电荷对Si表面电场的作用。其结果，耗尽层的外延的变化受到进一步抑制。因而，能够提供耐压更稳定，可靠性更高的半导体装置。
[0100](第6实施方式)
[0101]图8是第6实施方式所涉及的半导体装置的剖面示意图。
[0102]第6实施方式所涉及的半导体装置6的基本结构与半导体装置4相同。但是，在半导体装置6中，多个电极51、52各自通过电阻与源极电极90电连接。例如，电极51通过电阻Rl与源极电极90连接，电极52通过R2与电极51连接。作为电阻R1、R2不使用电阻元件，而使用未图示的宽度窄的引线。或者，多个电极51、52各自还可以通过电阻与屏蔽电极50电连接。
[0103]如果是这样的结构，则多个电极51、52各自的电位变成固定电位。因而，因为终端区域81被固定电位的电极51、52所覆盖，所以变得更难受到外部电荷的影响。因而，能够提供耐压更稳定，可靠性更高的半导体装置。
[0104]而且，在各实施方式的半导体装置中说明了上下电极结构的M0SFET，但半导体装置也可以是在漏极电极91和漂移区域11之间设置了 P+型层的IGBT。这种情况下，源极称为发射极，漏极称为集电极。
[0105]以上，对于可靠性高的半导体装置参照具体例子说明了实施方式。但是，实施方式并不限于这些具体例子。即，只要具备实施方式的特征，本领域的技术人员向这些具体例子增加适当的设计变更的方案都包含在实施方式的范围中。上述各具体例子具备的各要素以及其配置、材料、条件、形状、尺寸等并不限于示例的例子，可以进行适当地变更。
[0106]另外，上述各实施方式具备的各要素只要在技术上可行就可以结合，组合它们的结果只要包含实施方式的特征就包含在实施方式的范围中。此外，在实施方式的思想范畴中，如果是本领域技术人员，则可以想到各种变更例子以及修正例子，这些变更例子以及修正例子也理解为属于实施方式的范围。[0107]虽然说明了本发明的几种实施方式，但这些实施方式是作为例子示例的，并非意图限定发明的范围。这些新的实施方式可以用其他的各种形态实施，在不脱离发明的主旨的范围中，可以进行各种省略、置换、变更。这些实施方式、其变形包含在发明的范围和主旨中，与此同时包含在记载于权利要求书中的发明和其均等的范围中。
【权利要求】
1.一种半导体装置，是具有元件区域以及包围上述元件区域的接合终端区域的纵型的半导体装置，该半导体装置具备: 第I导电型的第I半导体区域，设置于元件区域以及上述接合终端区域； 第I导电型的第2半导体区域，设置在上述第I半导体区域之上； 第2导电型的多个第3半导体区域，被插入上述第2半导体区域，且并排设置在相对于上述第I半导体区域和上述第2半导体区域的叠层方向大致正交的第I方向； 第2导电型的第4半导体区域，设置在上述元件区域的上述多个第3半导体区域的至少I个之上； 第I导电型的第5半导体区域，设置在上述第4半导体区域之上； 第I电极，隔着第I绝缘膜与上述第2半导体区域、上述第4半导体区域、以及上述第5半导体区域相接； 第2电极，与上述第4半导体区域以及上述第5半导体区域电连接； 第3电极，与上述第I半导体区域电连接； 多个第4电极，在上述接合终端区域的上述多个第3半导体区域之上以及在上述接合终端区域的上述第2半导体区域之上，隔着第2绝缘膜并排设置于上述第I方向；以及第5电极，与上述第3电极电连接，隔着第3绝缘膜设置在上述多个第4电极的至少一个之上。
2.根据权利要求1所述的半导体装置，其特征在于: 上述多个第4电极分别设置在上述多个第3半导体区域的每一个、和由上述多个第3半导体区域分别所夹着的上述第2半导体区域的接合界面之上。
3.根据权利要求1所述的半导体装置，其特征在于: 上述多个第4电极的至少I个架设在上述多个第3半导体区域的至少2个之上。
4.根据权利要求广3中的任意一项所述的半导体装置，其特征在于: 在上述第2半导体区域并排设置有上述多个第3半导体区域的结构从上述元件区域到达上述接合终端区域的外端。
5.根据权利要求广3中的任意一项所述的半导体装置，其特征在于，进一步具备: 多个第6电极，设置在上述第2电极和上述第5电极之间，并且隔着上述第3绝缘膜设置在上述多个第4电极之上。
6.根据权利要求5所述的半导体装置，其特征在于，进一步具备: 配线层，设置在上述多个第6电极的每一个和上述第3绝缘膜之间， 上述第I方向的上述配线层的宽度比上述第I方向的上述多个第6电极各自的宽度还宽。
7.根据权利要求5所述的半导体装置，其特征在于: 上述多个第6电极分别与上述第2电极或者上述第5电极电连接。
【文档编号】H01L29/78GK103515438SQ201210461390
【公开日】2014年1月15日 申请日期:2012年11月16日 优先权日:2012年6月20日
【发明者】小野昇太郎, 泉沢优, 大田浩史, 山下浩明 申请人:株式会社东芝
【专利摘要】本发明提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。
【专利说明】半导体装置
[0001]关联申请
[0002]本申请享受以日本专利申请2012-139012号(申请日:2012年6月20日)为基础申请的优先权。本申请通过参照该基础申请，而包含基础申请的全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]功率MOSFET (Metal Oxide Semiconductor Field EffectTransistor,金属氧化物半导体场效应晶体管)、IGBT (Insulated GateBipolar Transistor,绝缘栅双极晶体管)等的功率半导体元件具有高速开关特性、反向阻断耐压，广泛用于家用电器、通信设备、车载用电机等中的电力变换、控制。为了提高这些设备的效率，降低功耗，在半导体元件内交替排列P型半导体区域和η型半导体区域的超结结构受到关注。
[0005]在这样的半导体元件中，为了在向源极漏极之间施加电压时耗尽层延伸到终端区域，除了元件区域外，有时还在位于元件区域的外侧的终端区域形成超结结构。如果是这样的结构，则在截止时耗尽层扩大到元件区域以及终端区域来维持高耐压。
[0006]但是，超结结构的高耐压性是以平衡调整P型半导体区域和η型半导体区域各自的电荷量为前提。因而，如果各自的电荷量受来自外部的影响而变化，那么还存在其可靠性(例如，耐压)大幅度降低的情况。因此，在具备超结结构的半导体元件中，除了调整P型半导体区域和η型半导体区域的电荷量外，还需要充分抑制来自外部的电荷的影响。
【发明内容】
[0007]本发明要解决的课题在于提供一种可以提高可靠性的半导体装置。
[0008]实施方式的半导体装置是具有元件区域以及包围上述元件区域的接合终端区域的纵型的半导体装置。半导体装置具备:设置于上述元件区域以及上述接合终端区域的第I导电型的第I半导体区域；设置于上述第I半导体区域之上的第I导电型的第2半导体区域；设置于上述第2半导体区域，且在相对于上述第I半导体区域和上述第2半导体区域的叠层方向大致正交的第I方向并排设置的第2导电型的多个第3半导体区域。
[0009]另外，实施方式的半导体装置具备:设置在上述元件区域的上述多个第3半导体区域的至少一个之上的第2导电型的第4半导体区域；设置在上述第4半导体区域之上的第I导电型的第5半导体区域。
[0010]另外，实施方式的半导体装置具备:隔着第I绝缘膜与上述第2半导体区域、上述第4半导体区域、以及上述第5半导体区域相接的第I电极；与上述第4半导体区域以及上述第5半导体区域电连接的第2电极；与上述第I半导体区域电连接的第3电极。
[0011]另外，实施方式的半导体装置具备:在上述接合终端区域的上述多个第3半导体区域之上以及上述接合终端区域的上述第2半导体区域之上，隔着第2绝缘膜在上述第I方向并排设置的多个第4电极；与上述第3电极电连接，隔着第3绝缘膜设置在上述多个第4电极的至少一个之上的第5电极。
【专利附图】
【附图说明】
[0012]图1是第I实施方式所涉及的半导体装置的示意图，图(a)是半导体装置的超结结构部的平面示意图，图(b)是图(a)的A-A’剖面的剖面示意图。
[0013]图2是用于说明半导体装置的作用的示意图，图(a)是表示半导体装置的剖面示意图，图(b)是表示半导体装置表面的电荷与耐压的关系的示意图。
[0014]图3是用于说明半导体装置的作用的剖面示意图。
[0015]图4是第2实施方式所涉及的半导体装置的剖面示意图。
[0016]图5是第3实施方式所涉及的半导体装置的剖面示意图。
[0017]图6是第4实施方式所涉及的半导体装置的剖面示意图。
[0018]图7是第5实施方式所涉及的半导体装置的剖面示意图。
[0019]图8是第6实施方式所涉及的半导体装置的剖面示意图。
[0020]符号说明
[0021]1、2、3、4、5、6、100:半导体装置
[0022]80:元件区域
[0023]81:终端区域
[0024]10:漏极区
[0025]11、15:漂移区域
[0026]Iln:n型柱区域
[0027]12p:p型柱区域
[0028]15u:上表面
[0029]17:外端
[0030]18:表面
[0031]20:基极区
[0032]21:源极区
[0033]30:栅电极
[0034]31:栅绝缘膜
[0035]40,45,46:场板电极
[0036]41、42:绝缘膜
[0037]50:屏蔽电极
[0038]51、52:电极
[0039]53:配线层
[0040]90:源极电极
[0041]91:漏极电极
[0042]101:场截止电极
[0043]102:切割线
[0044]103:耗尽层[0045]103L:外延线【具体实施方式】
[0046]以下，参照【专利附图】
【附图说明】实施方式。在以下的说明中，对同一构件附加同一符号，对于已说明过的构件适宜地省略其说明。
[0047](第I实施方式)
[0048]图1是第I实施方式所涉及的半导体装置的示意图，图(a)是半导体装置的超结结构部的平面示意图，图(b)是图(a)的A-A’剖面的剖面示意图。
[0049]第I实施方式所涉及的半导体装置I具有上下电极结构(纵型)的M0SFET。半导体装置I具有元件区域80、设置于元件区域80的外侧的接合终端区域81 (以下，仅称为终端区域81)。元件区域80由终端区域81所包围。在元件区域80设置有晶体管等。
[0050]在半导体装置I中，n+型的漏极区10 (第I半导体区域)设置于元件区域80以及终端区域81。在漏极区10之上设置有η型的漂移区域11 (第2半导体区域)。在漂移区域11插入多个P型柱区域12ρ (第3半导体区域)。多个P型柱区域12ρ在相对漏极区10和漂移区域11的叠层方向(图中的Z方向)大致正交的方向(第I方向(图中的X方向))上以规定的间隔并排设置。
[0051]这里所谓“规定的间隔”作为一个例子假设是等间隔。另外，在第I实施方式中，将夹在多个P型柱区域12Ρ各自之间的漂移区11称为η型柱区域11η。半导体装置I具有在X方向上交替排列P型柱区域12ρ和η型柱区域Iln的超结结构。该超结结构除了元件区域80外还设置于终端区域81。另外，多个P型柱区域12ρ的各自、以及多个η型柱区域Iln的各自在与Z方向以及X方向大致正交的Y方向上延伸。
[0052]在半导体装置I中，在元件区域80，在多个P型柱区域12ρ的至少I个之上设置有P型的基极区20 (第4半导体区域)。在基极区20之上设置有η+型的源极区21 (第5半导体区域)。栅电极30 (第I电极)隔着栅绝缘膜31 (第I绝缘膜)与漂移区域11、基极区20、以及源极区21相接。栅电极30位于相邻的基极区20之间。栅电极30的下端位于基极区20的下侧的漂移区域11。在第I实施方式中，示例了沟槽栅型结构的栅电极30，但是，栅电极30也可以是平面型结构。
[0053]源极电极90 (第2电极)与源极区21以及基极区20电连接。漏极电极91 (第3电极)与漏极区10电连接。
[0054]另外，在半导体装置I上，在终端区域81，在多个P型柱区域12ρ之上以及漂移区域11 (或者，η型柱区域Iln)之上隔着绝缘膜41 (第2绝缘膜)设置有多个场板电极40(第4电极)。多个场板电极40在X方向上并排设置。多个场板电极40的各自在Y方向上延伸。多个场板电极40分别被设置在多个P型柱区域12ρ的各自和η型柱区域Iln的接合界面之上。多个场板电极40由绝缘膜42 (第3绝缘膜)覆盖。
[0055]在多个场板电极40的至少一个之上隔着绝缘膜42设置有屏蔽电极50 (第5电极)。屏蔽电极50包围元件区域80，与漏极电极91电连接。屏蔽电极50也可以称为等电位环(EQP,Equi Potential Ring)电极。
[0056]与漏极电极91电连接的屏蔽电极50和源极电极90以不发生电气短路的程度隔开。设置在屏蔽电极50和源极电极90之间的多个场板电极40各自处于浮置电位的状态。多个场板电极40各自的电位处于屏蔽电极50的电位和源极电极90的电位之间的电位。
[0057]在半导体装置I中，在截止时对源极电极90施加接地电位或者负电位，对漏极电极91以及屏蔽电极50施加正电位。在保持对源极电极90和漏极电极91之间施加电压的状态下，栅电极30的电位变成了阈值电位以上时，在源极电极90和漏极区10之间经由漂移区域11流过电流(导通状态)。
[0058]漏极区10、漂移区域ll、p型柱区域12p、基极区20、以及源极区21的主成分例如是硅(Si)。栅绝缘膜31、绝缘膜41、以及绝缘膜42的材料例如是氧化硅(Si02)。栅电极30以及场板电极40的材料例如是聚硅(poly-Si)。源极电极90、屏蔽电极50以及漏极电极91的材料例如是铝(Al)等的金属。
[0059]漏极区10、漂移区域ll、p型柱区域12p、基极区20、以及源极区21的各自含有杂质元素。例如，η型、η—型以及n+型(第I导电型)的杂质元素是磷(P)、砷(As)等，p型(第2导电型)的杂质元素是硼(B)等。
[0060]说明第I实施方式所涉及的半导体装置I的作用。
[0061]为了说明半导体装置I的作用，从图2示例的半导体装置的作用来进行说明。首先从半导体装置的截止时的作用来进行说明。
[0062]图2是用于说明半导体装置的作用的示意图，图(a)是半导体装置的剖面示意图，图(b)是表示半导体装置表面的电荷与耐压的关系的示意图。
[0063]图2 Ca)所示例的半导体装置100是上下电极结构的半导体装置。但是，在半导体装置100未设置上述的超结结构以及场板电极40。而且，在终端区域81代替屏蔽电极50设置场截止电极101。在X方向上的场截止电极101的宽度比屏蔽电极50的宽度还窄。这样设置的目的在于:该场截止电极101在半导体装置100处于截止状态时，不使耗尽层到达作为终端区域81的外端的切割线102。另外，半导体装置100的漂移区域15变成杂质浓度比上述的漂移区域11还低的n_型半导体区域。
[0064]在半导体装置100中，如果在截止状态下在源极电极90和漏极电极91之间施加高电压(以下，仅称为施加高电压)，则从漂移区域15驱除载流子，其一部分耗尽化，在漂移区域15中保持高电压。在半导体装置100中，仅在元件区域80设置源极区21以及栅电极30，在漏极区10侧在其整个面设置漏极电极91。因而，在半导体装置100中除了元件区域80外在终端区域81也需要维持高耐压。
[0065]左右终端区域81中的耐压的主要原因之一有在施压高电压时的终端区域81中的耗尽层的延伸程度。例如，如果在施加高电压时耗尽层103到达切割线102，则半导体装置100的耐压发生变化、发生泄漏。因而，需要设计终端区域，使得在施加高电压时消耗层103难以到达切割线102。
[0066]例如，扩大在终端区域81的X方向上的宽度的方法就是这种例子。通过扩大在终端区域81的X方向上的宽度，耗尽层103将难以到达切割线102。但是，扩大终端区域81的宽度将招致半导体装置的大型化。进而如果半导体装置变得大型化则其成品率将降低。因而，对于终端区域81的宽度，需要估计所希望的施加电压、生产率而设计成必要且充分的值。另外，设置上述的场截止电极101，使耗尽层103难以达到切割线102的方法也是有效的。
[0067]但是，终端区域81的表面用绝缘膜41、42覆盖。另外，在实际的器件中，也有用保护膜(聚酰亚胺膜、氮化硅(SiN)膜等)、密封树脂材料等被覆终端区域81的表面的情况。
[0068]在这样的绝缘材料中大多包含离子成分。例如，如果将器件暴露在高温高湿条件下，则密封树脂吸收大气中的水分，氢离子等残留在密封树脂内。而后，有时这样的离子成分在施加高电压时在绝缘材料内移动。如果这样的离子成分(以下，称为外部电荷)在施加高电压时在绝缘材料内移动，则在施加高电压时对终端区域81的电场分布产生影响。这是因为包含在绝缘材料中的离子电荷因静电耦合而对终端区域81的电场产生作用的缘故。
[0069]例如，即使在源极漏极之间每次施加同样的高电压，耗尽层103的外延103L如图2(a)的箭头所示的那样，移动到元件区域80侧，或者移动到与元件区域80相反侧。S卩，耗尽层103的外延103L的位置在每次施加高电压时发生变化，半导体装置的耐压变得不稳定。
[0070]图2 (b)表示半导体装置表面的电荷与耐压的关系。所谓半导体装置表面的电荷例如是指半导体装置100的漂移区域15的上表面15u附近的带电。从图2 (b)可以看出，如果半导体装置表面的电荷转移到正电荷侧，或者转移到负电荷侧，则半导体装置的耐压(V)大幅度变化。这样，半导体装置的耐压容易受来自半导体层以外的外部构件(例如，绝缘层、保护膜、密封树脂等)的影响。
[0071]S卩，在估计期望的施加电压、生产率而将终端区域81的宽度设计成必要且充分的值，或者简单地设置场截止电极101的方法中，在耐压提高方面会产生限度。
[0072]进而，在具备超结结构的半导体装置中，如果考虑上述的半导体装置表面电荷的影响，则终端区域的设计变得更难。这是因为在超结结构中以平衡调整η型柱区域Iln以及P型柱区域12ρ各自的电荷量为前提的。例如，如果一方的电荷量因外部电荷的影响而变化，则具备超结结构的半导体装置的耐压会更大地变化。
[0073]在第I实施方式涉及的半导体装置I中，除了 η型柱区域Iln以及P型柱区域12ρ各自的电荷量的调整外，还将超结结构的表层的电荷的影响抑制到最小限度。
[0074]图3是用于说明半导体装置的作用的剖面示意图。
[0075]例如，在半导体装置100中，当代替场截止电极101而具备宽度宽的屏蔽电极50的情况下，由外部电荷引起的对终端区域81的Si表面电场的作用被屏蔽电极50屏蔽。由此，抑制耗尽层103的延伸变化，耗尽层103的外延103L变得难以变化。例如，耗尽层103的外延103L如图3示例那样在屏蔽电极50的下方被固定。
[0076]在第I实施方式所涉及的半导体装置I中，具备该屏蔽电极50。屏蔽电极50从半导体装置I的外端17在元件区域80的方向上延伸。另外，屏蔽电极50的宽度调整成屏蔽电极50覆盖从外端17侧排列的多个场板电极40的至少一个的程度。
[0077]即，当从Z方向观察了半导体装置I的情况下，在半导体装置I中，在屏蔽电极50和在终端区域81中位于最外侧的场板电极40之间没有形成间隙。通过设置这样的屏蔽电极50，在半导体装置I中抑制耗尽层的外延的变化，使半导体装置的耐压更稳定化。
[0078]另外，半导体装置I除了屏蔽电极50外，具备多个场板电极40。还利用多个场板电极40屏蔽上述的外部电荷对Si表面电场的作用，抑制耗尽层的外延变化。例如，超结结构的表面18附近的P型柱区域12ρ以及η型柱区域Iln变得难以受到外部电荷的影响。由此，将超结结构的表层的电荷影响抑制到最小限度。
[0079]另外，通过设置多个场板电极40，在终端区域81，在施加高电压时耗尽层从超结结构的表面18向漏极电极91侧延伸。多个场板电极40的各自位于P型柱区域12ρ和η型柱区域Iln的接合界面之上。因而，该耗尽层与P型柱区域12p和η型柱区域Iln的接合部分的耗尽层高效率地连接。即，在终端区域81，促进P型柱区域12ρ和η型柱区域Iln的耗尽化。由此，缓和了在P型柱区域12ρ和η型柱区域Iln的接合界面附近发生的电场的强度。其结果，在终端区域81的超结结构的表层的电场被缓和，终端区域81的耐压进一步稳定。
[0080]而且，在向源极电极90和漏极电极91之间施加了高电压的状态下，如果对栅电极30施加阈值以上的电位，则沿着基极区20和漂移区域11的界面在基极区20形成通道，在源极电极90和漏极电极91之间经由漂移区域11流过电流。即，半导体装置I变成导通状态。
[0081](第2实施方式)
[0082]图4是第2实施方式所涉及的半导体装置的剖面示意图。
[0083]第2实施方式所涉及的半导体装置2的基本结构与半导体装置I相同。但是，在半导体装置2中，将多个场板电极的至少I个架设在多个P型柱区域12ρ的至少2个之上。例如，在多个场板电极中的场板电极45架设在2个P型柱区域12ρ之上。另外，场板电极46架设在3个P型柱区域12ρ之上。
[0084]如果是这样的结构，则由场板电极带来的超结结构的表面被覆率进一步增加。由此，由上述外部电荷所带来的对终端区域81的Si表面电场的作用被进一步屏蔽。其结果，能够提供耐压更稳定，可靠性更高的半导体装置。
[0085](第3实施方式)
[0086]图5是第3实施方式所涉及的半导体装置的剖面示意图。
[0087]第3实施方式所涉及的半导体装置3的基本结构与半导体装置I相同。但是，在半导体装置3中，在漂移区域11并排设置多个P型柱区域12ρ的结构(超结结构)从元件区域80到达终端区域81的外端17。
[0088]在超结结构中，在施加高电压时能够从P型柱区域12ρ和η型柱区域Iln的接合界面延伸耗尽层。因为交替排列P型柱区域12ρ和η型柱区域I In，所以ρ型柱区域12ρ被一对η型柱区域Iln夹着,η型柱区域Iln被一对ρ型柱区域12ρ夹着。由此,如果该耗尽层延伸到各自的柱区域12ρ、11η的宽度(X方向的宽度)的一半的长度左右，则能够跨越超结结构整体扩展耗尽层。
[0089]但是，在终端区域81的途中超结结构中断了的结构中,位于最靠近外端17的ρ型柱区域12ρ和外端17之间的漂移区域11变成未被ρ型柱区域12ρ夹着的结构。在这样的结构中，在位于最靠近外端17的ρ型柱区域12ρ和外端17之间的漂移区域11处，耗尽层有可能未充分延伸。如果耗尽层未充分延伸，则还存在发生电场局部增强的部分、耐压降低的情况。
[0090]对此，在第3实施方式所涉及的半导体装置3中，超结结构从元件区域80到达终端区域81的外端17。如果是这样的结构，则耗尽层能够扩大到终端区域81的外端17附近，电场强度缓和与该耗尽层扩大的量相应的量。其结果，耐压更稳定。
[0091](第4实施方式)
[0092]图6是第4实施方式所涉及的半导体装置的剖面示意图。
[0093]第4实施方式所涉及的半导体装置4的基本结构与半导体装置I相同。但是，半导体装置4进一步具备多个电极51、52 (第6电极)。电极51、52还可以称为盖电极。电极51、52在位于源极电极90和屏蔽电极50之间的多个场板电极40之上隔着绝缘膜42设置。电极51、52的材料与源极电极90的材料相同。多个电极51各自的电位处于浮置状态。
[0094]根据这样的结构，不仅由多个场板电极40，而且还由多个电极51、52屏蔽上述的外部电荷对Si表面电场的作用。其结果，耗尽层的外延变化受到进一步抑制。因而，提供耐压更稳定，可靠性更高的半导体装置。
[0095](第5实施方式)
[0096]图7是第5实施方式所涉及的半导体装置的剖面模式图。
[0097]第5实施方式所涉及的半导体装置5的基本结构与半导体装置4相同。但是，半导体装置5进一步具备配线层53。配线层53设置在多个电极51、52的各自和绝缘膜42之间。另外，配线层53还设置在源极电极90和绝缘膜42之间、以及屏蔽电极50和绝缘膜42之间。在半导体装置5中，进一步增加在终端区域81的导电层的表面被覆率。
[0098]配线层53例如是包含钛(Ti)以及钨(W)的至少一种的单层膜，或者是叠层包含钛(Ti)以及钨(W)的至少一种的膜的膜。X方向的配线层53的宽度比X方向的多个电极51、52的各自宽度还宽。
[0099]根据这样的结构，不仅通过多个场板电极40、多个电极51、52，还通过配线层53增加Si表面上的屏蔽被覆率，由此屏蔽上述的外部电荷对Si表面电场的作用。其结果，耗尽层的外延的变化受到进一步抑制。因而，能够提供耐压更稳定，可靠性更高的半导体装置。
[0100](第6实施方式)
[0101]图8是第6实施方式所涉及的半导体装置的剖面示意图。
[0102]第6实施方式所涉及的半导体装置6的基本结构与半导体装置4相同。但是，在半导体装置6中，多个电极51、52各自通过电阻与源极电极90电连接。例如，电极51通过电阻Rl与源极电极90连接，电极52通过R2与电极51连接。作为电阻R1、R2不使用电阻元件，而使用未图示的宽度窄的引线。或者，多个电极51、52各自还可以通过电阻与屏蔽电极50电连接。
[0103]如果是这样的结构，则多个电极51、52各自的电位变成固定电位。因而，因为终端区域81被固定电位的电极51、52所覆盖，所以变得更难受到外部电荷的影响。因而，能够提供耐压更稳定，可靠性更高的半导体装置。
[0104]而且，在各实施方式的半导体装置中说明了上下电极结构的M0SFET，但半导体装置也可以是在漏极电极91和漂移区域11之间设置了 P+型层的IGBT。这种情况下，源极称为发射极，漏极称为集电极。
[0105]以上，对于可靠性高的半导体装置参照具体例子说明了实施方式。但是，实施方式并不限于这些具体例子。即，只要具备实施方式的特征，本领域的技术人员向这些具体例子增加适当的设计变更的方案都包含在实施方式的范围中。上述各具体例子具备的各要素以及其配置、材料、条件、形状、尺寸等并不限于示例的例子，可以进行适当地变更。
[0106]另外，上述各实施方式具备的各要素只要在技术上可行就可以结合，组合它们的结果只要包含实施方式的特征就包含在实施方式的范围中。此外，在实施方式的思想范畴中，如果是本领域技术人员，则可以想到各种变更例子以及修正例子，这些变更例子以及修正例子也理解为属于实施方式的范围。[0107]虽然说明了本发明的几种实施方式，但这些实施方式是作为例子示例的，并非意图限定发明的范围。这些新的实施方式可以用其他的各种形态实施，在不脱离发明的主旨的范围中，可以进行各种省略、置换、变更。这些实施方式、其变形包含在发明的范围和主旨中，与此同时包含在记载于权利要求书中的发明和其均等的范围中。
【权利要求】
1.一种半导体装置，是具有元件区域以及包围上述元件区域的接合终端区域的纵型的半导体装置，该半导体装置具备: 第I导电型的第I半导体区域，设置于元件区域以及上述接合终端区域； 第I导电型的第2半导体区域，设置在上述第I半导体区域之上； 第2导电型的多个第3半导体区域，被插入上述第2半导体区域，且并排设置在相对于上述第I半导体区域和上述第2半导体区域的叠层方向大致正交的第I方向； 第2导电型的第4半导体区域，设置在上述元件区域的上述多个第3半导体区域的至少I个之上； 第I导电型的第5半导体区域，设置在上述第4半导体区域之上； 第I电极，隔着第I绝缘膜与上述第2半导体区域、上述第4半导体区域、以及上述第5半导体区域相接； 第2电极，与上述第4半导体区域以及上述第5半导体区域电连接； 第3电极，与上述第I半导体区域电连接； 多个第4电极，在上述接合终端区域的上述多个第3半导体区域之上以及在上述接合终端区域的上述第2半导体区域之上，隔着第2绝缘膜并排设置于上述第I方向；以及第5电极，与上述第3电极电连接，隔着第3绝缘膜设置在上述多个第4电极的至少一个之上。
2.根据权利要求1所述的半导体装置，其特征在于: 上述多个第4电极分别设置在上述多个第3半导体区域的每一个、和由上述多个第3半导体区域分别所夹着的上述第2半导体区域的接合界面之上。
3.根据权利要求1所述的半导体装置，其特征在于: 上述多个第4电极的至少I个架设在上述多个第3半导体区域的至少2个之上。
4.根据权利要求广3中的任意一项所述的半导体装置，其特征在于: 在上述第2半导体区域并排设置有上述多个第3半导体区域的结构从上述元件区域到达上述接合终端区域的外端。
5.根据权利要求广3中的任意一项所述的半导体装置，其特征在于，进一步具备: 多个第6电极，设置在上述第2电极和上述第5电极之间，并且隔着上述第3绝缘膜设置在上述多个第4电极之上。
6.根据权利要求5所述的半导体装置，其特征在于，进一步具备: 配线层，设置在上述多个第6电极的每一个和上述第3绝缘膜之间， 上述第I方向的上述配线层的宽度比上述第I方向的上述多个第6电极各自的宽度还宽。
7.根据权利要求5所述的半导体装置，其特征在于: 上述多个第6电极分别与上述第2电极或者上述第5电极电连接。
【文档编号】H01L29/78GK103515438SQ201210461390
【公开日】2014年1月15日 申请日期:2012年11月16日 优先权日:2012年6月20日
【发明者】小野昇太郎, 泉沢优, 大田浩史, 山下浩明 申请人:株式会社东芝
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