将ono集成到逻辑cmos流程中的方法

将ono 集成到逻辑cmos 流程中的方法
【专利摘要】本发明描述了将非易失性存储设备集成到逻辑MOS流程中的方法的实施例。一般而言，方法包括：在衬底的第一区之上形成MOS设备的衬垫介电层；由覆盖衬底的第二区之上的表面的半导体材料的薄膜形成存储设备的沟道，沟道连接存储设备的源极和漏极；在第二区之上形成覆盖沟道的图案化的介质堆栈，图案化的介质堆栈包括隧道层、电荷俘获层、和牺牲顶层；同时从衬底的第二区中移除牺牲顶层并从衬底的第一区中移除衬垫介电层；并且同时在衬底的第一区之上形成栅极介电层和在电荷俘获层之上形成阻挡介电层。
【专利说明】将0N0集成到逻辑CMOS流程中的方法
[0001] 相关申请的夺叉引用
[0002] 本申请是2011年12月6日递交的序列号为13/312,964的共同未决的美国申请的 延续部分，其是2009年10月29日递交的美国非临时申请号12/608, 886(现在是2011年 12月6日公布的美国专利号8, 071，453)的延续，其根据美国法典第35条119(e)款要求 2009年6月1日递交的、美国临时专利申请序列号61/183, 021和2009年4月24号递交的 美国临时专利申请序列号61/172, 324的优先权益，所有以上所述申请通过引用并入本文。

【技术领域】
[0003] 本发明的实施例涉及半导体设备的领域。
[0004] 置量
[0005] 用于逻辑产品的集成电路的制造通常包括用于生产金属氧化物半导体场效应晶 体管（M0SFET)的基线工艺。厚度、几何形状、定位、浓度等都被严格控制用于在这样的基线 工艺中的每个操作，以确保它们在特定的容差范围内，使得所得的M0SFET将正常运行。对 于应用例如片上系统硅氧化物氮化物氧化物半导体（S0N0S)经常被集成到M0SFET逻辑制 造工艺中。该集成可以大大影响基线M0SFET工艺并且通常需要一些掩模组和费用。
[0006] 附图简沭
[0007] 在结合附图阅读下文详细描述和后面所附权利要求之后，本结构和方法的这些和 各种其它的特征和优点将变得明显，在附图中：
[0008] 图1A-1D根据本发明的实施例示出了在衬底中深阱的形成。
[0009] 图2A-2B根据本发明的实施例示出了从衬底的非易失性设备区移除衬垫层。
[0010] 图3A根据本发明的实施例示出了介质堆栈的形成。
[0011] 图3B-3C根据本发明的实施例示出了多层电荷俘获层。
[0012] 图4根据本发明的实施例示出了在衬底的非易失性设备区之上的图案化的介质 堆栈。
[0013] 图5A-5B根据本发明的实施例示出了掺杂的沟道区的形成。
[0014] 图6根据本发明的实施例示出了从M0S设备区移除衬垫层和从衬底的非易失性设 备区移除牺牲顶层。
[0015] 图7A根据本发明的实施例示出了栅极介电层和阻挡介电层的形成。
[0016] 图7B-7C根据本发明的实施例示出了消耗电荷俘获层的一部分的阻挡介电层的 形成。
[0017] 图7D根据本发明的实施例示出了多层栅极介电层和多层阻挡介电层。
[0018] 图8根据本发明的实施例示出了栅极介电层的形成。
[0019] 图9根据本发明的实施例示出了在衬底之上的栅极层的形成。
[0020] 图10根据本发明的实施例示出了M0S设备和非易失性设备栅极堆栈的图案化。
[0021] 图11A示出了包括分离电荷俘获区的非平面多栅极设备；
[0022] 图11B示出了图11A的非平面多栅极设备的剖视图。
[0023] 图12示出了描绘在制造集成了逻辑M0S设备的非平面多栅极设备的过程中所采 用的特定模块的顺序的流程图；
[0024] 图13A和13B示出了包括分离电荷俘获区和水平纳米线沟道的非平面多栅极设 备。
[0025] 图13C示出了图13A的非平面多栅极设备的垂直弦（verticalstring)的剖视图。
[0026] 图14A和14B示出了包括分离电荷俘获区和垂直纳米线沟道的非平面多栅极设 备。
[0027] 图15A和15B示出了用于制造图14A的非平面多栅极设备的栅极第一方案。
[0028] 图16A和16B示出了用于制造图14A的非平面多栅极设备的栅极最后方案。
[0029]详沭
[0030] 本发明的实施例公开了将0N0集成到M0S流程中的方法。在以下的描述中，阐述了 很多具体细节，例如具体的配置、组合物和工艺等，以提供对本发明的全面的理解。在其它 的实例中，公知的工艺和制造技术没有以特定细节进行描述以避免不必要地模糊本发明。 此外，应当理解在附图中示出的各个实施例是说明性表示，并且并非严格按比例进行绘制。
[0031] 如本文使用的术语"之上（above) "、"在…上方（over) "、"之间（between) "和"上 (on) "指的是一个层相对于其他层的相对位置。在另一个层之上或之下被沉积的或被布置 的一个层可以直接与其它层接触或可以具有一个或多个中间层。在层之间被沉积的或被布 置的一个层可以直接与层接触或可以具有一个或多个中间层。于此相反，在第二层"上"的 第一层与该第二层接触。
[0032] 描述了集成非易失性存储设备和金属氧化物半导体（M0S)设备的方法。在实施例 中，M0S设备是易失性存储设备、逻辑设备和/或模拟设备。尽管本文描述的本发明的特定 实施例是参考M0SFET设备进行描述的，但是应当理解的是实施例并不限于此。在实施例 中，非易失性存储设备是具有氧化物氮化物氧化物（0N0)介质堆栈的任何设备。在实施例 中，非易失性存储设备是可擦除可编程只读存储器EEPR0M设备。在一个实施例中，非易失 性存储设备是浮栅FLASH设备。在另一个实施例中，非易失性存储设备是非易失性电荷俘 获存储设备，例如半导体氧化物氮化物氧化物半导体（S0N0S)。在S0N0S中的第一个"半导 体"指的是沟道区材料，第一个"氧化物"指的是隧道层，"氮化物"指的是电荷俘获层，第二 个"氧化物"指的是阻挡介电层，并且第二个"半导体"指的是栅极层。然而S0N0S型设备 并不限于这些具体的材料。例如，基于具体的设备，电荷俘获层可以包括导体层、半导体层 或绝缘体层。虽然本发明的以下实施例的描述是参考S0N0S非易失性存储设备的说明进行 描述的，但是实施例并不限于此。
[0033] -方面，本发明的实施例同时公开了形成M0S设备（例如M0SFET)的栅极介电层 和非易失性存储设备（例如阻挡介电层S0N0SFET)的顶部0N0层。0N0介质堆栈的制造可 以被集成到用于形成M0SFET栅极介电层的基线M0SFET制造工艺。衬垫介电层在衬底的易 失性设备区之上形成。图案化的介质堆栈在衬底的非易失性设备区之上形成。图案化的介 质堆栈可以包括隧道层、电荷俘获层和牺牲顶层。然后，牺牲顶层从衬底的非易失性设备区 中的介质堆栈移除。衬垫介电层从衬底的易失性设备区中移除。然后，同时，栅极介电层在 衬底的易失性设备区上形成，并且阻挡介电层在衬底的非易失性设备区之上的电荷俘获层 之上形成。
[0034] 另一方面，本发明的实施例公开了，在添加沟道注入到M0S设备（例如M0SFET)之 前，形成0N0介质堆栈的第一氧化物层和氮化物层，形成0N0介质堆栈的热预算可以不影响 M0S设备的沟道掺杂剂轮廓。衬垫介电层在衬底上被覆盖沉积或生长。S0N0S沟道掺杂剂 被注入到衬底的非易失性设备区中。衬垫介电层从衬底的非易失性设备区中移除，并且在 其中衬垫介电层已经被移除的衬底的非易失性设备区之上形成介质堆栈。图案化的介质堆 栈可以包括隧道层、电荷俘获层、和牺牲顶层。然后，M0SFET沟道掺杂剂被注入通过衬垫介 电层并且到衬底的M0S区中。衬垫介电层从衬底的M0S设备区中移除，同时牺牲顶层从衬 底的非易失性设备区中移除。
[0035] 参考图1A，在实施例中，工艺开始于在衬底100的表面之上形成防护的衬垫层 102。衬底100可以包括适用于半导体设备制造的任何材料。在一个实施例中，衬底100是 包括材料的单个晶体的块状衬底，材料可以包括，但不限于，硅、锗，硅-锗或m-v族化合 物半导体材料。在另一个实施例中，衬底1〇〇包括具有顶部外延层的主体层。在具体的实 施例中，主体层包括单个晶体的材料，该材料可以包括，但不限于，硅、锗、硅-锗、III-V族 化合物半导体材料和石英，而顶部外延层包括单个晶体层，其可以包括，但不限于，硅、锗、 硅-锗、III-V族化合物半导体材料。在另一个实施例中，衬底100包括在中间绝缘层之上 的顶部外延层，该中间绝缘层在下部主体层之上。例如，绝缘体可以包括例如二氧化硅、氮 化硅和氮氧化硅的材料。
[0036] 隔离区104可以在衬底100中形成。在实施例中，隔离区104分离M0S设备区和 非易失性设备区。在特定的实施例中，隔离区104分离高压场效应晶体管（HVFET)区105、 S0N0SFET区108、输入/输出选择场效应晶体管（10FET)106和低压场效应晶体管（LVFET) 区107。在实施例中，衬底100是硅衬底，衬垫层102是氧化硅，并且隔离区104是浅沟槽隔 离区。衬垫层102可以是自然氧化物或可选地是热生长或被沉积的层。在实施例中，衬垫 层102是使用干式氧化技术在800°C_900°C的温度热生长到大约100埃（A)的厚度。
[0037] 掺杂剂然后注入到衬底100中以形成任何掺杂剂型的和浓度的深阱。图1A-1D示 出了关于衬底的每个特定的深阱的设备区的分离形成，然而，应当理解的是，在相同时间可 以形成衬底的多个设备区的深阱。在图1A中示出的特定的实施例中，光致抗蚀剂层110形 成在衬垫层102之上并且被图案化以在HVFET区105之上形成开口。掺杂剂被注入到衬底 以在衬底的HVFET区105中形成深阱111。如图1B所示，光刻技术、图案化和注入可以被用 于在10FET区106中形成独立图案化的光致抗蚀剂层115和深阱112。如图1C中所示，光 刻技术、图案化、和注入可以被用于在LVFET区中形成独立的图案化的光致抗蚀剂层117和 深阱113。如图1D中所示，光刻技术、图案化、和注入可以被用于在S0N0S FET区108中形 成独立的图案化的光致抗蚀剂层119和深阱114。掺杂剂也被注入到衬底100以形成掺杂 的沟道区116。如图1D的实施例中所示，掺杂的沟道区并不在M0SFET区105、106、或107中 形成，使得在随后的高温操作期间不发生向外扩散，并且关于掺杂的沟道区的基线M0SFET 制造工艺不需要被改变。
[0038] 在另一个实施例中，在图1A-1D示出的注入操作期间，也形成关于10FET区106、 LVFET区107和HVFET区105的掺杂的沟道区。在这样的实施例中，在后续的处理操作期间 掺杂的沟道区可以扩散。因此，这样的扩散可能需要被分解成重新设计的基线M0SFET制造 工艺。
[0039] 参考图2A-2B，然后，衬垫层102被从非易失性设备区108中移除。在一个实施例 中，衬垫层102被利用干湿技术移除。参考图2A，衬垫层102的主体被使用例如基于氟的 化学物质的任何合适的干式蚀刻技术移除。在实施例中，在非易失性设备区108之上的衬 垫层102的至少85%是使用干式蚀刻技术移除的。参考图2B，然后，利用例如基于硫酸的 化学物质的合适的光致抗蚀剂移除化学物质，图案化的光致抗蚀剂层119被移除基于氧等 离子体和灰烬、或其二者的组合。栅极预清洗化学物质然后应用到衬底以从非易失性设备 区108中的衬底100的表面移除衬垫层102的剩余物。在实施例中，预清洗化学物质是一 种稀氢氟酸（HF)溶液或包含HF和氟化铵（NH4F)的缓冲氧化物蚀刻（B0E)溶液。在这样 的实施例中，衬垫层102的最小横向蚀刻发生在非易失性设备区108之上的开口中，并且衬 垫层102也在衬底的其它区上被轻微蚀刻。在实施例中，不超过25%的衬垫层102的初始 厚度是被从区105、106和107之上移除的。
[0040] 如在图3A的实施例中所示，然后，介质堆栈120在衬底100之上形成。在实施例 中，介质堆栈120包括隧道层122、电荷俘获层124和牺牲顶层126。隧道层122可以是任 何材料并且具有任何合适的厚度以允许到隧道的电荷载流子到在被施加的栅极偏置下的 电荷俘获层，同时当设备没有偏置时保持合适的屏障以泄露。在实施例中，隧道层122是二 氧化硅、氮氧化硅、或它们的组合。隧道层122可以被生长或沉积。在一个实施例中，隧道 层122通过热氧化工艺生长。例如，二氧化硅层可以在氧气氛中在750摄氏度（°C)-800°C 利用干式氧化进行生长。在一个实施例中，隧道层122通过自由基氧化工艺进行生长。例 如，二氧化硅层可以利用现场水汽生成（ISSG)进行生长。在另一个实施例中，隧道介电层 122通过化学气相沉积或原子层沉积来沉积并且包括介电层，其可以包括，但不限于，二氧 化娃、氮氧化娃、氮化娃、氧化错、氧化铪、氧化锫、氧化铪、娃酸锫、氮氧化铪，氧化铪锫和氧 化镧。在另一个实施例中，隧道层122是双层介电区，其包括，例如但不限于，二氧化硅或氮 氧化硅的材料的底层和材料的顶层，该材料的顶层可以包括但不限于氮化硅、氧化铝、氧化 铪、氧化锫、娃酸铪、娃酸锫、氮氧化铪、氧化铪锫和氧化镧。因此，在一个实施例中，隧道层 122包括高K介质部分。在具体的实施例中，隧道层122具有18-20埃的厚度。
[0041] 因为电荷俘获层124的顶部在后续的处理操作期间被消耗，电荷俘获层124可以 是任何材料并且具有大于标称厚度适于存储电荷的厚度。在实施例中，电荷俘获层的厚度 是105-135埃。在实施例中，电荷俘获层124通过化学气相沉积技术形成的，并且包括介质 材料，其可以包括，但不限于化学计量的氮化硅、富硅氮化硅、氮氧化硅和富氧氮氧化硅。在 实施例中，电荷俘获层126包括多层，其通过修改氨气（NH3)、一氧化二氮（N20)和二氯娃烧 (SiH2Cl2)的流速进行创建。二氯硅烷的流量可以被提高，以创建例如氮化硅的富硅膜。一 氧化二氮的流速可以被提高，以创建例如氮氧化硅的富氧膜。氨的流速可以被提高，以创建 例如氮化硅的富氮膜。
[0042] 在一个实施例中，电荷俘获层124包括下部层和上部层，且上部层比下部层更容 易被氧化。在实施例中，下部层比上部层具有更大的氧含量，并且上部层比下部层具有更大 的硅含量。例如，如图3B中所示，电荷俘获层124包括下部层124A和上部层124B。下部层 124A可以包括氮氧化硅，其包括比上部层124B更多的氧，并且上部层124B可以包括氮化 硅或氮氧化硅，其包括比下部层124A更多的硅。在实施例中，下部层124A按原子百分比包 括30% ±5%氧、20% ±10%氮和50% ±10%娃。在实施例中，上部层按原子百分比包括 0-7%氧、30-57%氮和43-65%硅。在实施例中，上部层124B包括化学计量的Si3N4。在实 施例中，下部层124A通过浮置二氯硅烷、氨和一氧化二氮而被沉积到在大约750°C-850°C 温度的化学气相沉积腔室中。在实施例中，下部层124A是40-50埃的厚度，而上部层124B 是大约70-80埃的厚度。
[0043] 在图3C中示出的另一个实施例中，电荷俘获层124包括下部层、中间层和上部层。 在实施例中，下部层124A'是富氧的，中间层124C'是富硅的，并且上部层124B'是富硅和 /或富氮的。在实施例中，下部层124A'包括氮氧化硅，中间层124C'包括氮氧化硅，并且 上部层124B'包括氮氧化硅或Si3N4。在实施例中，下部层124A'按原子百分比包括30% ±5%氧、20% ±10%氮、和50% ±10%硅。在实施例中，中间层124C'按原子百分比包括 5% ±2%氧、40% ±10%氮、和55%+/-10%硅。在实施例中，上部层124B'按原子百分比 包括0-7%氧、30-57%氮、和43-65%硅。上部层124B'的厚度被调整，使得不超过10%的 中间层124C'在描述的关于图7C的操作期间被消耗。在实施例中，下部层124A'是40-50 埃的厚度，中间层124C'是40 - 50埃的厚度，并且上部层124B'是大约30埃的厚度。
[0044] 再次参考图3A，牺牲顶层126在电荷俘获层124之上被沉积的。在实施例中，牺 牲顶层126是二氧化硅。在实施例中，牺牲顶层126利用化学气相沉积技术利用例如二氯 甲硅烷和一氧化二氮的前体进行沉积的。在实施例中，整个介质堆栈120可以在例如低压 化学气相沉积（LPCVD)腔室的化学气相沉积腔室中形成。在一个实施例中，隧道层122在 LPCVD腔室中热生长，而电荷俘获层124和牺牲顶层126两者都被沉积在LPCVD腔室中。
[0045] 然后，介质堆栈120,利用在图4的实施例中示出的标准光刻技术在非易失性设备 区之上被图案化。在实施例中，图案化包括利用基于氟的化学物质的干式蚀刻。在实施例 中，蚀刻在衬垫层102上停止并且不暴露在M0S设备区106中的衬底100。在这样的实施例 中，衬垫层102可以保护衬底100的顶表面免于在后续注入操作期间受损。在可选的实施 例中，衬垫层102可以利用例如稀HF溶液的常规预清洗化学物质从衬底中移除。在这样的 实施例中，可以在先前处理操作期间（例如在图1A-1D中示出的深阱形成期间），掺杂的沟 道区已经被形成在衬底中。
[0046] 参考图5A的实施例，光致抗蚀剂层128在衬底之上形成并且在M0S设备区106之 上被图案化。掺杂剂被注入到衬底100中以形成掺杂的沟道区130。在实施例中，衬垫层 102保护衬底100的顶面在注入操作期间免受损害。光刻和注入技术可以重复进行以形成 如图5B中示出的掺杂的沟道区131和133。
[0047] 参考图6,光致抗蚀剂层128、衬垫层102和牺牲顶层126被移除。光致抗蚀剂层 128被利用任何合适的光致抗蚀剂移除化学物质进行移除。在实施例中，衬垫层102和牺牲 顶层126被同时移除。在实施例中，衬底被暴露给例如稀HF溶液或B0E溶液的标准栅极预 清洗化学物质，以移除牺牲顶层126和衬垫层102。如图6中所示，根据暴露到栅极预清洗 化学物质的时间和形成隧道层122的方法，衬垫氧化物层102中的一些量可以仍然在隧道 层122的边缘下方。
[0048] 参考图7A的实施例，栅极介电层132和阻挡介电层134被同时形成。利用用于形 成M0S设备栅极介电层的任何合适的技术形成层132和134。在实施例中，利用能够氧化衬 底100和电荷俘获层124两者的技术可以形成层132和134。在实施例中，利用例如ISSG 或基于等离子体的氧化的自由基氧化技术形成栅极介电层132和阻挡介电层134,并且分 别消耗衬底100和电荷俘获层124的一部分。
[0049] 在实施例中，在图6中示出的栅极预清洗操作期间可以定制电荷俘获层124的厚 度和完整的牺牲层126的移除，使得根据建立的M0SFET基线工艺，阻挡介电层134可以与 栅极介电层132被同时形成。因此，电荷俘获层124,可以利用与在用于以非集成方案形成 栅极介电层132的基线M0SFET工艺中建立的那些相同的参数，被集成到建立的基线M0SFET 工艺中。此外，例如750°C-850°C的高温可以被用于形成图4中示出的介质栅极堆栈120， 该高温并不影响在非易失性设备掺杂的沟道区130中的基线掺杂剂轮廓，因为在注入掺杂 的沟道区130之前形成了隧道层122和电荷俘获层124,并且与阻挡介电层134的形成同时 形成栅极介电层132。因此，在这样的实施例中，在栅极介电层132的形成期间沟道掺杂剂 的任何扩散，解释为是用在基线M0SFET逻辑制造工艺。
[0050] 在实施例中，阻挡介电层134,可以包括任何材料，并且具有任何合适的厚度以保 持对电荷泄露的屏障而不显著降低非易失性设备栅极堆栈的电容。在一个实施例中，阻挡 介电层134的厚度由栅极介电层134将被制造的厚度和电荷俘获层124的最上部分的组合 物来确定。在图7B和图7C示出的实施例中，阻挡介电层134通过消耗电荷俘获层124的 上部进行生长。在图7B中示出的一个实施例中，阻挡介电层134通过消耗图3B中的上部 层124B的一部分进行生长。在实施例中，阻挡介电层134被消耗大约25-35埃的阻挡介电 层134。在图7C中示出的一个实施例中，阻挡介电层134通过消耗图3C中的上部层124B 的一部分进行生长。在实施例中，上部层124B'被完全消耗以提供具有均匀组合物的阻挡 介电层134。在实施例中，在阻挡介电层134的形成期间上部层124B'被完全消耗并且中间 层124C'的少于10%的厚度被消耗。在实施例中，上部层124B或124B'是包含大约30-57 原子百分比氮的的氮氧化硅。在这样的实施例中，其中阻挡介电层134通过ISSG形成，阻 挡层134可以具有包含少于10原子百分比氮的均匀的氮氧化硅组合物。在实施例中，阻挡 介电层134的厚度是大约25-35埃。
[0051] 在另一个实施例中，栅极介电层132和/或阻挡介电层134可以包括多个层。在 图7D示出的实施例中，第二介电层132B/134B被沉积在衬底的氧化部分132A和电荷俘获 层的134A之上。在实施例中，第二层132B/134B可以具有比下面的氧化部分132A/134A更 大的介电常数。例如，层132B/134B可以包括，例如，但不限于，氧化铝、氧化铪、氧化锆、氮 氧化铪、氧化铪锆或氧化镧的材料。
[0052] 参考图8,根据具体实施例，光致抗蚀剂层138被形成在衬底之上并且被图案化以 在LVFET区107之上形成开口。然后，栅极介电层132被从LVFET区107移除。在实施例 中，栅极介电层132通过暴露给稀HF溶液或B0E溶液而被移除。然后，替代栅极介电层136 在衬底100的暴露部分之上形成。用于在M0S存储设备中形成栅极介电层的任何合适的方 法可以被利用，例如，但不限于，干式氧化或ISSG。然后，光致抗蚀剂层138被利用任何合适 的光致抗蚀剂移除化学物质从衬底进行移除。
[0053] 参考图9的实施例，然后，栅极层140被沉积在衬底之上。栅极层140包括适于在 非易失性和M0S存储设备的操作期间容纳偏置的任何导体和半导体材料。根据实施例，栅 极层140是通过化学气相沉积工艺形成的并且包括掺杂的多晶硅。在另一个实施例中，栅 极层140是通过物理气相沉积形成的并且包括包含金属的材料，其可以包括，但不限于，金 属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、钼、钴和镍。在一个实施例中， 栅极层140是高功函数栅极层。
[0054] 参考图10的实施例，非易失性和M0S设备栅极堆栈146-149可以通过任何合适的 工艺形成以提供基本上垂直的侧壁并且具有对衬底1〇〇的高选择性。根据实施例，栅极堆 栈146-149通过光刻和蚀刻来图案化。在实施例中，蚀刻是各向异性的并且利用气体，例 如，但不限于，四氟化碳（CF4)、02、溴化氢（HBr)和氯气（Cl2)。在特定的实施例中，HVFET栅 极堆栈包括栅极层145和栅极介电层132。S0N0SFET栅极堆栈146包括栅极层142、阻挡 介电层134、电荷俘获层124和隧道层122。10FET栅极堆栈148包括栅极层144和栅极介 电层132。LVFET栅极堆栈149包括栅极层147和栅极介电层136。
[0055] M0S(例如M0SFET)和非易失性（例如S0N0SFET)存储设备的制造，可以利用常规 半导体处理技术来完成，以形成源极区和漏极区、间隔区和接触区。
[0056] 实施方式和可诜方案
[0057] 另一个方面，本公开涉及多栅极存储设备或多栅极表面存储设备和制造所述多栅 极存储设备或多栅极表面存储设备的方法，所述多栅极存储设备或多栅极表面存储设备包 括覆盖在衬底的表面上或上方形成的沟道的两侧或多侧的电荷俘获区。多栅极设备包括平 面和非平面设备两者。平面栅极设备（未示出）通常包括双栅极平面设备，其中大量的第 一层被沉积以在后续形成的沟道下面形成第一栅极，并且大量的第二层被沉积在其上以形 成第二栅极。非平面多栅极设备通常包括在衬底的表面上或上方形成的并且被栅极包围在 三侧或多于三个侧面上的水平或垂直的沟道。
[0058] 图11A示出了非平面多栅极存储设备1100的一个实施例，该非平面多栅极存储 设备1100包括在衬底的第一区之上形成的电荷俘获区和在邻近其的第二区中集成形成的 M0S设备1101。参考图11A，存储设备1100通常称为finFET，其包括由覆盖了衬底1106上 的表面1104的半导体材料的薄膜或层形成的沟道1102,其连接存储设备的源极1108和漏 极1110。沟道1102在三个侧面上被鳍片围绕，鳍片形成设备的栅极1112。栅极1112的厚 度（从源极到漏极方向进行测量的）确定设备的有效沟道长度。
[0059] 根据本公开，图11A的非平面多栅极存储设备可以包括分离电荷俘获区。图11B是 图11A的非平面存储设备的一部分的剖视图，其包括衬底1106、沟道1102和栅极1112的一 部分，示出了分离电荷俘获区1114。栅极1112还包括覆盖凸出的沟道1102的隧道氧化物 1116、阻挡介质1118和覆盖阻挡层的金属栅极层1120以形成存储设备1100的控制栅极。 在一些实施例中，掺杂的多晶硅可以被沉积以取代金属，以提供多晶硅栅极层。沟道1102 和栅极1112可以直接在衬底1106上形成或在绝缘层或介电层1122上形成，例如在衬底上 或上方形成的埋氧化层。
[0060] 参考图11B，分离电荷俘获区1114包括至少一个下部或底部电荷俘获层1124和 上部或顶部电荷俘获层1126,下部或底部电荷俘获层1124包括更靠近隧道氧化物1116的 氮化物，上部或顶部电荷俘获层1126覆盖底部电荷俘获层。通常顶部电荷层1126包括富 娃、贫氧氮化物层并且包括在多个电荷俘获层中分布的大多数电荷陷讲，而底部电荷俘获 层1124包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少其中的 电荷陷阱的数量。所谓的富氧指的是其中在底部电荷俘获层1124中的氧的浓度是从大约 15%到大约40%，而在顶部电荷俘获层1126中的氧的浓度是小于约5%。
[0061] 在一个实施例中，阻挡介质1118还包括例如HT0的氧化物以提供0NN0结构。沟 道1102和覆盖的ONNO结构可以在硅衬底1106上直接形成并且覆盖有掺杂的多晶硅栅极 层1120以提供S0NN0S结构。
[0062] 在一些实施例中，例如在图11B中所示，分离电荷俘获区1114还包括至少一个薄 的中间体或反遂穿层1128,该至少一个薄的中间体或反遂穿层1128包含例如氧化物的介 质，该至少一个薄的中间体或反遂穿层1128将顶部电荷俘获层1126与底部电荷俘获层 1124分开。反遂穿层1128实质上减少了在从隧道到底部氮化物层1124中的编程期间电子 电荷在上部氮化物层1126的边界累积的可能性，导致了比常规结构的漏电流更低的漏电 流。
[0063] 正如以上描述的实施例，底部电荷俘获层1124和顶部电荷俘获层1126中的一者 或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺来形成，该CVD工艺包括成 比例的和以定制的流速的N20/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。多 层电荷存储结构的第二氮化物层然后在中间氧化物层上形成。顶部电荷俘获层1126具有 不同于底部电荷俘获层1124的化学计量化合物的氧、氮和/或硅的化学计量化合物，并且 还可以通过CVD工艺形成或沉积，该CVD工艺使用包括成比例的和以定制的流速的DCS/NH3 和N20/NH3气体混合物的工艺气体以提供富硅、贫氧顶部氮化物层。
[0064] 在包括包含氧化物的中间层或反遂穿层1128的那些实施例中，反遂穿层可以通 过使用自由基氧化将底部氮氧化物层氧化到选定的深度来形成。可以例如在l〇〇〇-ll〇〇°C 的温度使用下单个晶片工具、或在800-900°C的温度使用批量反应器工具来执行自由基氧 化。可以针对批量处理在300-500托尔的压力下，或在使用单个蒸汽工具的10-15托尔的 压力下采用H2和02气体的混合物，使用单个晶片工具下持续采用1-2分钟的时间，或使用 批量处理下持续采用30分钟-1小时的时间。
[0065] 最后，在包括包含氧化物的阻挡介质1118的那些实施例中，氧化物可以通过任何 合适的方式被形成或沉积。在一个实施例中，阻挡介质1118的氧化物是以HTOCVD工艺被 沉积的高温氧化物。可选地，阻挡介质1118或阻挡氧化物层可以是热生长的，然而应当理 解的是，在该实施例中，顶部氮化物厚度可以被调整或增加，因为在热生长阻挡氧化物层的 过程期间顶部氮化物中的一些将被有效消耗或氧化。第三种选择是使用自由基氧化将顶部 氮化物层氧化到选定的深度。
[0066] 底部电荷俘获层1124的合适的厚度可以从大约30A到大约80赢（具有一些允许 的偏差，例如± 10A)，其中大约5-201可以被自由基氧化消耗以形成反遂穿层1128。顶部 电荷俘获层1126的合适的厚度可以是至少30A,在某些实施例中，顶部电荷俘获层1126可 以形成高达130A厚，其中30-70A可以被自由基氧化消耗以形成阻挡介质1118。在一些 实施例中，底部电荷俘获层1124和顶部电荷俘获层1126之间的厚度的比值是大约1 :1，但 是其他的比值也是可能的。
[0067] 在其它的实施例中，顶部电荷俘获层1126和阻挡介质1118中的一者或两者可 以包括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如 ZrSiON、ZrSiO或ZrO的基于锆的材料、以及例如Y203的基于钇的材料。
[0068] 在图11A中示出的实施例中，M0S设备1101也是finFET，并且包括由覆盖衬底1106 上的表面1104的半导体材料的薄膜或层形成的沟道1103,沟道1103连接M0S设备的源极 1105和漏极1107。沟道1103也在三个侧面上被鳍片包围，鳍片形成设备的栅极。然而，MOS设备1101也可以包括如图11C中所示的在衬底的表面中或上通过以上关于图1A-10描述 的方法或实施例中的任意一种形成的平面设备。例如，在一个实施例中，M0S设备1101是 FET，其包括覆盖深阱1136中的掺杂的沟道区1134的栅极1130和栅极介电层1132,该深阱 1136在衬底的第二区1138中形成，并且M0S设备1101与第一区1140中的存储设备1100 被例如浅沟槽隔离区的隔离区1142分离。在某些实施例中，形成M0S设备1101包括执行 热氧化以同时形成M0S设备的栅极介电层1132同时热再氧化阻挡层1118。在一个特定的 实施例中，方法还可以包括执行如上所述的氮化处理以同时氮化栅极介电层1132和阻挡 层 1118。
[0069] 图12根据本发明的特定实施例示出了集成了逻辑M0S设备的非易失性电荷俘获 存储设备的制造工艺中采用的特定模块的顺序的流程图。参考图12,方法开始于在衬底的 第一区或M0S区之上形成M0S设备的衬垫介电层（模块1202)。衬垫介电层可以通过任何 常规技术在上面被沉积或生长，常规技术例如，但不限于，在800°C-900°C的温度利用干式 氧化技术热生长到大约丨()0A的厚度。为了在与M0S设备相同的衬底上包含非平面多栅极 非易失性存储设备，半导体材料的薄膜在第二存储设备区中的衬底的表面上形成，并且被 图案化以形成连接存储设备的源极和漏极的沟道（模块1204)。半导体材料的薄膜可以包 括材料的单个晶体，该材料可以包括，但不限于，通过（例如，但不限于，在LPCVD腔室中的 外延沉积）任何常规技术沉积的硅、锗、硅-锗或III-V族化合物半导体材料。
[0070] 非易失性存储设备的图案化的介质堆栈形成在第二存储设备区上，并且被图案化 以移除并未覆盖沟道的介质堆栈的那部分（模块1206)。介质堆栈通常包括隧道层、电荷俘 获层、和覆盖电荷俘获层的牺牲顶层。介质堆栈的各个层可以包括氧化硅、氮化硅，并且氮 化硅，具有氧、氮和/或硅的各种化学计量组合物，并且可以通过（例如，但不限于，如上所 述的热生长氧化物、自由基氧化、和CVD工艺）任何常规技术被沉积或生长。
[0071] 接着，在一些实施例中，牺牲层从介质堆栈的顶部被移除，而衬垫介电层同时从衬 底的第一区被移除（模块1208)，并且栅极介电层在衬底的第一区之上被形成，而阻挡介电 层同时在电荷俘获层之上被形成（模块1210)。通常，牺牲层和衬垫层通过暴露衬底给用于 移除的例如稀HF溶液或B0E溶液的标准栅极预清洗化学物质来进行移除。可以利用能够 氧化衬底和电荷俘获层两者的技术来形成栅极介电层和阻挡介电层。在一个实施例中，利 用例如ISSG或基于等离子体的氧化（分别消耗衬底和电荷俘获层的一部分）的自由基氧 化技术来形成栅极介电层和阻挡介电层。
[0072] 在图13A和13B中示出的另一个实施例中，存储设备可以包括从覆盖在衬底上的 表面的半导体材料的薄膜形成的纳米线沟道，该纳米线沟道连接存储设备的源极和漏极。 所谓的纳米线沟道是指在结晶硅材料的薄带中形成的导电沟道，其具有大约10纳米（rim) 或更少的最大横截面尺寸，并且更加优选的是小于约6nm。可选地，沟道可以形成具有相对 于沟道的长轴的〈1〇〇>表面结晶取向。
[0073] 参考图13A，存储设备1300包括由在衬底1306的表面上或覆盖在衬底1306上的 表面的半导体材料的薄膜或层而形成的水平纳米线沟道1302,该水平纳米线沟道1302连 接存储设备的源极1308和漏极1310。在示出的实施例中，设备具有环绕栅极（GAA)结构， 其中纳米线沟道1302在所有侧面上被设备的栅极1312包围。栅极1312的厚度（在从源 极到漏极方向上进行测量的）确定设备的有效沟道长度。
[0074] 根据本公开，图13A的非平面多栅极存储设备1300可以包括分离电荷俘获区。图 13B是图13A的非平面存储设备的一部分的剖视图，其包括衬底1306、纳米线沟道1302和 栅极1312的一部分，示出了分离电荷俘获区。参考图13B，栅极1312包括覆盖纳米线沟道 1302的隧道氧化物1314、分离电荷俘获区、阻挡介质1316和覆盖阻挡层的栅极层1318以 形成存储设备1300的控制栅极。栅极层1318可以包括金属或掺杂的多晶硅。分离电荷俘 获区包括至少一个内部电荷俘获层1320和外部电荷俘获层1322,内部电荷俘获层1320包 括更靠近隧道氧化物1314的氮化物，外部电荷俘获层1322覆盖内部电荷俘获层。通常外 部电荷俘获层1322包括富娃、贫氧氮化物层并且包括在多个电荷俘获层中分布的大多数 电荷陷阱，而内部电荷俘获层1320包括富氧氮化物或氮氧化硅，并且相对于外部电荷俘获 层是富氧的以减少其中电荷陷阱的数量。
[0075] 在例如所示的一些实施例中，分离电荷俘获区还包括至少一个薄的中间体或反遂 穿层1324,其包含例如氧化物的介质，至少一个薄的中间体或反遂穿层1324将外部电荷俘 获层1322与内部电荷俘获层1320分开。反遂穿层1324实质上减少在编程从隧道进入内 部电荷俘获层1320期间电子电荷在外部电荷俘获层1322的边界累积的可能性，导致低泄 露电流。
[0076] 正如以上描述的实施例，内部电荷俘获层1320和外部电荷俘获层1322中的一者 或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包括成比 例和以定制的流速的N20/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。多层 电荷存储结构的第二氮化物层然后被形成在中间氧化物层上。外部电荷俘获层1322具有 不同于内部电荷俘获层1320的化学计量组合物的氧、氮和/或硅的化学计量组合物，并且 还可以通过CVD工艺被形成或沉积，该CVD工艺使用包括成比例和以定制的流速的DCS/NH3 和N20/NH3气体混合物的工艺气体以提供富硅、贫氧顶部氮化物层。
[0077] 在包括包含氧化物的中间层或反遂穿层1324的那些实施例中，反遂穿层可以通 过氧化内部电荷俘获层1320形成到使用自由基氧化选定的深度。可以例如在1000-1100°C 的温度使用单个晶片工具、或在800-900°C的温度使用批量反应器工具来执行自由基氧化。 对于批量处理，可以在300-500托尔的压力下采用H2和02气体的混合物，或在10-15托尔的 压力下使用单个蒸汽工具，使用单个晶片工具1-2分钟的时间，或使用批量处理30分钟-1 小时的时间。
[0078] 最后，在其中阻挡介质1316包括氧化物的那些实施例中，氧化物可以通过任何合 适的方式形成或沉积。在一个实施例中，阻挡介质1316的氧化物是以HTOCVD工艺被沉积 的高温氧化物。可选地，阻挡介质1316或阻挡氧化物层可以热生长，然而应当理解的是，在 该实施例中，因为顶部氮化物中的一些在热生长阻挡氧化物层的过程期间将被有效消耗或 氧化，所以外部电荷俘获层1322的厚度可能需要被调整或增加。
[0079] 内部电荷俘获层1320的合适的厚度可以从大约30A到大约80A(具有一些允许 的偏差，例如±l〇A)，其中大约5-20A可以被自由基氧化消耗以形成反遂穿层1324。外部 电荷俘获层1322的合适的厚度可以是至少3〇/\ ,在某些实施例中，外部电荷俘获层1322可 以形成高达L30A的厚度，其中30-70A可以通过自由基氧化消耗以形成阻挡介质1316。在 一些实施例中，内部电荷俘获层1320和外部电荷俘获层1322之间的厚度的比值是大约1 : 1，但是其他的比值也是可能的。
[0080] 在其它的实施例中，外部电荷俘获层1322和阻挡介质1316中的一者或两者可 以包括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如 ZrSiON、ZrSiO或ZrO的基于锆的材料、和例如Y203的基于钇的材料。
[0081] 图13C示出了以位成本可伸缩或BiCS结构1326布置的图13A的非平面多栅极设 备1300的垂直弦剖视图。结构1326包括非平面多栅极设备1300的垂直弦或堆栈，其中 每个设备或单元包括覆盖衬底1306并且连接存储设备的源极和漏极（在该图中未示出） 的沟道1302,并且具有环绕栅极（GAA)结构，其中纳米线沟道1302在所有的侧面上被栅极 1312包围。与层的简单堆叠相比，BiCS结构减少了关键光刻步骤的数量，导致降低了每个 存储位的成本。
[0082] 在另一个实施例中，存储设备是非平面设备或包括非平面设备，其包括在半导体 材料上形成的或由半导体材料形成的垂直纳米线沟道，其在衬底上的大量导电的、半导电 的层上或从衬底上的大量导电的、半导电的层凸出。在图14A中的剖视图中示出的该实施 例的一个变体中，存储设备1400包括在半导体材料的圆筒中形成的垂直纳米线沟道1402， 该垂直的纳米线沟道1402连接设备的源极1404和漏极1406。沟道1402被隧道氧化物 1408、电荷俘获区1410、阻挡层1412和覆盖阻挡层的栅极层1414围绕以形成存储设备 1400的控制栅极。沟道1402可以包括在半导体材料的实质上固体圆筒的外部层中的环形 区，或可以包括在介质填充材料的圆筒之上形成的环形层。正如以上描述的水平纳米线，沟 道1402可以包括多晶硅或再结晶的多晶硅以形成单晶沟道。可选地，其中沟道1402包括 晶体硅，沟道可以形成以具有相对于沟道的长轴的〈1〇〇>表面结晶取向。
[0083] 在例如在图14B中所示的一些实施例中，电荷俘获区1410可以是分离电荷俘获 区，其包括至少第一或内部电荷俘获层1416和第二或外部电荷俘获层1418,第一或内部电 荷俘获层1416最靠近隧道氧化物1408。可选地，第一电荷俘获层或第二电荷俘获层可以被 中间体氧化物或反遂穿层1420分开。
[0084] 正如以上描述的实施例，第一电荷俘获层1416和第二电荷俘获层1418中的一者 或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包括成比 例和以定制的流速的N20/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。
[0085] 最后，第二电荷俘获层1418和阻挡层1412中的一者或两者可以包括例如HfSiON、 HfSiO、HfO、ZrSiON、ZrSiO、ZrO或Y203 的高K介质。
[0086] 第一电荷俘获层1416的合适的厚度可以是从大约3〇A到大约8〇A(具有一些允 许的偏差，例如± 10A),其中大约5-20A可以被自由基氧化消耗以形成反遂穿层1420。第 二电荷俘获层1418的合适的厚度可以是至少30人，并且阻挡介质1412的合适的厚度可以 从大约30至70A。
[0087] 图14A的存储设备1400可以使用栅极第一方案或栅极最后方案来制造。图15A-F示出了用于制造图14A的非平面多栅极设备的栅极第一方案。图16A-F示出了用于制造图 14A的非平面多栅极设备的栅极最后方案。
[0088] 参考图15A，在栅极第一方案中，例如阻挡氧化物的第一或下部介电层1502在例 如衬底1506中的源极和漏极的第一掺杂的扩散区1504上形成。栅极层1508被沉积在第 一介电层1502上以形成设备的控制栅极，并且第二或上部介电层1510在其上形成。正如 以上描述的实施例，第一介电层1502和第二介电层1510可以通过CVD、自由基氧化被沉积 或通过氧化下层或衬底的一部分来形成。栅极层1508可以包括通过CVD沉积的金属或通 过CVD沉积的掺杂的多晶硅。通常栅极层1508的厚度是从大约40至50A，并且第一介电 层1502和第二介电层1510的厚度是从大约20至8〇Ju
[0089] 参考图15B，第一开口 1512蚀刻通过覆盖的栅极层1508、和第一介电层1502和第 二介电层1510到在衬底1506中的扩散区1504。接着，隧道氧化物1514、电荷俘获区1516、 和阻挡介质1518的层被顺序沉积在开口中，并且上部介电层1510的表面平面化以产生图 15C中示出的中间体结构。
[0090] 尽管没有示出，应当理解的是，如在以上描述的实施例中，电荷俘获区1516可以 包括分离电荷俘获区，其包括至少一个下部或底部电荷俘获层和上部或顶部电荷俘获层， 下部或底部电荷俘获层更靠近隧道氧化物1514,上部或顶部电荷俘获层覆盖底部电荷层。 通常顶部电荷俘获层包括富硅、贫氧氮化物层并且包括在多个电荷俘获层中分布的大多数 电荷陷阱，而底部电荷俘获层包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是 富氧的以减少其中的电荷陷阱的数量。在一些实施例中，分离电荷俘获区1516还包括至少 一个薄的中间层或反遂穿层，其包含例如氧化物的介质，该薄的中间层或反遂穿层将顶部 电荷俘获层与底部电荷俘获层分开。
[0091] 接着，第二开口或沟道开口 1520被各向异性蚀刻通过隧道氧化物1514、电荷俘获 区1516和阻挡介质1518,图15D。参考图15E，半导体材料1522被沉积在沟道开口中以在 其中形成垂直沟道1524。垂直沟道1524可以包括在半导体材料的实质上固体圆筒的外层 中的环形区，或如图15E所示，可以包括围绕介质填充材料1526的圆筒的分离的层半导体 材料1522。
[0092] 参考图15F，上部介电层1510的表面被平面化并且半导体材料1528的层包括在其 中形成的沉积在上部介电层上的第二掺杂的扩散区1530(例如源极或漏极）以形成所示的 设备。
[0093] 参考图16A，在栅极最后方案中，例如氧化物的介电层1602被形成在衬底1606上 的表面上的牺牲层1604之上，开口蚀刻通过介电层和牺牲层，并且垂直沟道1608在其中形 成。正如以上描述的实施例，垂直沟道1608可以包括在例如多晶硅或单晶硅的半导体材料 1610的实质上固体圆筒的外层中的环形区，或可以包括围绕介质填充材料的圆筒的分离的 层半导体材料（未示出）。介电层1602可以包括例如氧化硅的能够将随后形成的存储设备 1400的栅极层与覆盖的电活性层或另一个存储设备电气隔离的任何合适的介质材料。牺牲 层1604可以包括任何合适的材料，其可以相对于介电层1602、衬底1606、和垂直沟道1608 的材料具有高选择性而被蚀刻或移除。
[0094] 参考图16B，第二开口 1612通过蚀刻从介电层1602和牺牲层1604到衬底1506进 行蚀刻，并且牺牲层1604被蚀刻或移除。牺牲层1604可以包括任何合适的材料，其可以相 对于介电层1602、衬底1606和垂直沟道1608的材料具有高选择性而被被蚀刻或移除。在 一个实施例中，牺牲层1604包括可以通过缓冲氧化物（B0E)蚀刻而被移除的二氧化硅。
[0095] 参考图16C和16D，隧道氧化物1614、电荷俘获区1616和阻挡介质1618的层被顺 序沉积在开口中，并且介电层1602的表面平面化以产生图16C中示出的中间体结构。在一 些实施例中，例如在图16D中所示，电荷俘获区1616可以是包括至少第一或内部电荷俘获 层1616a和第二或外部电荷俘获层1616b的分离电荷俘获区，第一或内部电荷俘获层1616a 最靠近隧道氧化物1614。可选地，第一电荷俘获层和第二电荷俘获层可以被中间体氧化物 或反遂穿层1620分开。
[0096] 接着，栅极层1622被沉积到第二开口 1612中，并且上部介电层1602的表面被平 面化以产生图16E中示出的中间体结构。正如以上描述的实施例，栅极层1622可以包括被 沉积的金属或掺杂的多晶硅。最后，开口 1624蚀刻通过栅极层1622以形成分离的存储设 备1626的控制栅极。
[0097] 在上述说明书中，已经描述了用于集成非易失性存储设备和M0S存储设备的本发 明的各个实施例。在实施例中，非易失性设备的介质栅极堆栈可以被集成到M0S存储工艺 流程中而不影响用于形成M0S设备沟道掺杂剂和栅极介电层的基线工艺。应当理解的是， 实施例并不限于此。然而，将明显的是，可以对其做出各种修改和改变，而不脱离如在所附 权利要求中阐述的本发明的更广泛的精神和范围。说明书和附图因此被认为是说明性的意 义，而不是限制性的意义。
【权利要求】
1. 一种方法，包括： 在衬底的第一区之上形成MOS设备的衬垫介电层； 由覆盖在所述衬底的第二区之上的表面的半导体材料的薄膜形成非易失性存储设备 的沟道，所述沟道连接所述存储设备的源极和漏极； 在所述第二区之上形成覆盖所述沟道的非易失性存储设备的图案化的介质堆栈，所述 图案化的介质堆栈包括隧道层、电荷俘获层和牺牲顶层； 同时从所述衬底的所述第二区移除所述牺牲顶层，并从所述衬底的所述第一区移除所 述衬垫介电层；以及 同时在所述衬底的所述第一区之上形成栅极介电层并在所述电荷俘获层之上形成阻 挡介电层。
2. 根据权利要求1所述的方法，其中，所述电荷俘获层包括多个电荷俘获层，所述多个 电荷俘获层包括下部电荷俘获层和上部电荷俘获层，所述下部电荷俘获层包括更靠近隧道 氧化物的氮化物，所述上部电荷俘获层相对于所述下部电荷俘获层是贫氧的并且包括分布 在多个电荷俘获层中的大多数电荷陷阱。
3. 根据权利要求2所述的方法，其中，所述栅极介电层包括高K栅极介质。
4. 根据权利要求3所述的方法，还包括在所述高K栅极介质上方形成金属栅极层。
5. 根据权利要求3所述的方法，其中，所述电荷俘获层还包括将所述上部电荷俘获层 和所述下部电荷俘获层分开的中间氧化物层，并且其中，所述栅极介电层包括高K栅极介 质。
6. 根据权利要求5所述的方法，还包括在所述高K栅极介质上方形成金属栅极层。
7. 根据权利要求1所述的方法，其中，形成所述沟道包括由具有相对于所述沟道的长 轴的〈100>表面结晶取向的硅形成所述沟道。
8. 根据权利要求1所述的方法，其中，形成覆盖所述沟道的非易失性存储设备的所述 图案化的介质堆栈包括，在所述沟道的多个表面上方形成所述图案化的介质堆栈。
9. 一种方法，包括： 在衬底上的表面之上形成栅极层的堆栈，所述栅极层的堆栈包括被至少一个介电层分 开的至少两个栅极层； 在所述栅极层的堆栈的第一区中形成非易失性存储设备，包括： 形成第一开口，所述第一开口从所述栅极层的堆栈的顶面延伸到所述栅极层的堆栈的 下表面； 在所述第一开口的侧壁上形成电荷俘获层；以及 在所述电荷俘获层的内侧壁上形成半导体材料的薄层，并且用介质材料充分填充所述 第一开口，所述介质材料通过所述半导体材料的薄层和所述电荷俘获层来与所述栅极层的 堆栈分开；以及在所述栅极层的堆栈的第二区中形成MOS设备。
10. 根据权利要求9所述的方法，其中，形成所述MOS设备包括： 形成第二开口，所述第二开口从所述栅极层的堆栈的顶面延伸到所述栅极层的堆栈的 下表面； 在所述第二开口的侧壁上形成栅极介质；以及 在所述栅极介质的内侧壁上，形成半导体材料的薄层，并且用介质材料充分填充所述 第一开口，所述介质材料通过所述半导体材料的薄层和所述栅极介质来与所述栅极层的堆 栈分开。
11. 根据权利要求10所述的方法，其中，所述电荷俘获层包括多个电荷俘获层，所述多 个电荷俘获层包括下部电荷俘获层和上部电荷俘获层，所述下部电荷俘获层包括更靠近隧 道氧化物的氮化物，所述上部电荷俘获层相对于所述下部电荷俘获层是贫氧的并且包括分 布在多个电荷俘获层中的大多数电荷陷阱。
12. 根据权利要求11所述的方法，还包括所述多个电荷俘获层的退火结。
13. 根据权利要求11所述的方法，其中，所述栅极介质包括高K栅极介质。
14. 根据权利要求13所述的方法，其中，所述栅极层包括金属栅极层。
15. 根据权利要求14所述的方法，其中，所述电荷俘获层还包括中间氧化物层，所述中 间氧化物层将所述上部电荷俘获层和所述下部电荷俘获层分开。
16. 根据权利要求15所述的方法，还包括所述多个电荷俘获层的退火结。
17. 根据权利要求14所述的方法，其中，所述电荷俘获层还包括中间氧化物层，所述中 间氧化物层将所述上部电荷俘获层和所述下部电荷俘获层分开。
18. -种方法，包括： 在衬底上的表面之上形成介电层的堆栈，所述介电层的堆栈包括被至少一个牺牲层分 开的至少两个介电层； 在所述介电层的堆栈的第一区中形成非易失性存储设备，包括： 在所述介电层的堆栈中形成第一开口和第二开口，所述第一开口和所述第二开口从所 述介电层的堆栈的顶面延伸到所述介电层的堆栈的下表面； 在所述第一开口的侧壁上形成半导体材料的薄层； 在所述第二开口的侧壁上形成电荷俘获层，并且在所述电荷俘获层的内侧壁上形成导 电材料的栅极层；以及 在所述介电层的堆栈的第二区中形成MOS设备。
19. 根据权利要求18所述的方法，其中，形成所述MOS设备包括： 在所述介电层的堆栈中形成第三开口和第四开口，所述第三开口和第四开口从所述介 电层的堆栈的顶面延伸到所述介电层的堆栈的下表面； 在所述第三开口的侧壁上形成半导体材料的薄层； 在所述第四开口的侧壁上形成栅极介质，并且在所述栅极介质的内侧壁上形成导电材 料的栅极层。
20. 根据权利要求19所述的方法，其中，所述电荷俘获层包括多个电荷俘获层，所述多 个电荷俘获层包括下部电荷俘获层和上部电荷俘获层，所述下部电荷俘获层包括更靠近隧 道氧化物的氮化物，所述上部电荷俘获层相对于所述下部电荷俘获层是贫氧的并且包括分 布在多个电荷俘获层中的大多数电荷陷阱。
【文档编号】H01L29/792GK104321877SQ201380016755
【公开日】2015年1月28日 申请日期:2013年3月13日 优先权日:2012年3月29日
【发明者】克里希纳斯瓦米·库马尔, 波·金, 斐德列克·杰能 申请人:赛普拉斯半导体公司