专利名称：四方扁平无引脚封装及与其相适应电路板的制作方法
技术领域：
本发明有关于芯片封装，且特别有关于一种具有外展引脚的高引脚数四方扁平无引脚(Quad Flat Non-loaded, QFN)封装及与其相适应的电路板。
背景技术：
手持类消费市场对电子产品的微型化有着迫切的需求。在手机以及数字助理市场的驱动下，生产电子元件的制造商必须面对规格尺寸日益缩小以及更多类PC功能需求的挑战。为了使电子产品具备更加优异的效能，必须搭载较高存储容量和高效能的逻辑集成电路antegrated Circuit，以下简称IC)。然而，上述的挑战经常又伴随着印刷电路板 (Printed Circuit Board，以下简称PCB)尺寸缩小的需求，迫使表面贴装元件制造商必须设计出具有较小封装面积的封装元件，以满足市场的需求。目前，许多广泛被使用于手持式市场中的电子元件开始逐渐由传统引脚式的封装形式演变至无引脚的封装形式。对于制造商而言，此作法主要的益处在于电子元件的组装面积得以减小，因此可节省印刷电路板的使用空间。除此之外，同时可降低大部分电子元件的高度和重量，并且具有较佳的效能。当关键性的芯片尺寸封装转变成无引脚封装设计时， 在印刷电路板上便会有额外的空间可分配给其他的电子元件，从而提升整体的功能。由于许多现存的导线架工艺可被套用至无引脚封装的设计，因此，制造商便无需在程序的转换上耗费大量的资金。类似于具有引脚的元件，无引脚设计采用打线(wire bond)作为集成电路以及导线架(frame)的主要内连线。然而，由于独特的几何结构以及外观尺寸(form factor)密度，传统的打线工艺可能无法提供出较高的良率。对于上述的结构设计，有必要发展出一种改良式的打线技术以及替代的工艺，以提升工艺良率。相关现有技术中，U. S. I^at. No. 6，238，952揭露一种低引脚数的芯片封装，包含 芯片接垫，用以承载半导体芯片；多个连接垫，电连接于半导体芯片，其中芯片接垫以及连接垫具有凹陷结构。封装体形成于半导体芯片、芯片接垫以及连接垫上，其中芯片接垫的一部分以及每个连接垫的一部分会凸出于封装体的底部。U. S. Pat. No. 6，261, 864揭露一种芯片封装。其中，半导体芯片、芯片接垫以及连接垫皆被封装体封包住，芯片接垫及连接垫的下表面皆露在封装体外。芯片接垫以及连接垫通过刻蚀的方式形成，其中所述芯片接垫以及连接垫具有凹陷的结构，并且其厚度远大于传统上利用电镀所形成的芯片接垫以及连接垫。U. S. Pat. No. 6，306，685揭露一种模制凸块芯片载体的方法。施加干膜于一具有适当厚度的铜制基板的上表面以及下表面。在每一干膜上形成电路图形。金属会被电镀至每一电路图形上，以形成多个连接垫以及散热通道。芯片被黏着在铜制基板上，并在所述芯片附着的铜制基板表面模制形成塑模层。U. S. Pat. No. 6，342, 730揭露一种封装结构，包含芯片接垫，用以承载半导体芯片，以及多个连接垫，用以电连接半导体芯片。半导体芯片、芯片接垫以及连接垫皆被封装体封包住，其中芯片接垫及连接垫的下表面皆露在封装体外。芯片接垫以及连接垫实体上具有凹陷的结构。U. S. Pat. No. 6，495，909揭露一种封装结构。半导体芯片、芯片接垫以及连接垫皆被封装体封包住，其中芯片接垫及连接垫的下表面皆露在封装体外。芯片接垫以及连接垫皆具有T形结构，借以延缓湿气扩散进入封装体内。U. S. Pat. No. 6，621，140揭露一种半导体封装结构，其具有电感部分，此电感部分与引线架一体成形。电感区域可直接连接到导线框架，或间接地通过打线的方式与引脚或位于半导体芯片上的连接垫连接，从而形成电感。
发明内容
有鉴于此，特提供以下技术方案一种四方扁平无引脚(QFN)封装，其包含芯片接垫，具有凹陷区域；半导体芯片， 设于凹陷区域内；至少一个内端引脚，邻近芯片接垫；第一打线，接合内端引脚至半导体芯片；至少一个外端引脚；至少一个中间接点，配置于内端引脚与上述外端引脚之间；第二打线，接合中间接点至半导体芯片；以及第三打线，接合中间接点至外端引脚。上述半导体芯片、第一打线、第二打线、至少一个内端引脚、至少一个中间接点以及至少一个外端引脚的上部被模封材料封包住，而至少一个中间接点凸出于模封材料的下表面。一种与QFN封装相适应的电路板，其中QFN封装包含芯片接垫，具有凹陷区域； 半导体芯片，设于凹陷区域内；至少一个内端引脚，邻近芯片接垫；第一打线，接合内端引脚至半导体芯片；至少一个外端引脚；至少一个中间接点，设置在内端引脚与外端引脚之间；第二打线，接合中间接点至半导体芯片；以及第三打线，接合中间接点至外端引脚，所述电路板包含核心层，具有第一面及相对于第一面的第二面；第一金属线路，设于核心层的第一面上；以及第一防焊层，覆盖于第一金属线路上，其中QFN封装设于第一防焊层上， 且相对于中间接点的区域无任何属于第一金属线路的金属垫。一种与QFN封装相适应的电路板，其中QFN封装包含芯片接垫，具有凹陷区域； 半导体芯片，设于凹陷区域内；至少一个内端引脚，邻近芯片接垫；第一打线，接合内端引脚至半导体芯片；至少一个外端引脚；至少一个中间接点，设置在内端引脚与外端引脚之间；第二打线，接合中间接点至半导体芯片；以及第三打线，接合中间接点至外端引脚，所述电路板包含核心层，具有第一面及相对于第一面的第二面；第一金属线路，设于核心层的第一面上；第一防焊层，覆盖于第一金属线路上，其中QFN封装设于第一防焊层上；以及属于第一金属线路的金属垫设在相对于某个中间接点的区域内。以上所述的四方扁平无引脚封装及与其相适应的电路板可缩小印刷电路板的尺寸，同时提升电子产品的效能。
图1是根据本发明实施例的具有中间接点的QFN封装的剖面示意图。图2是根据本发明实施例的具有中间接点的QFN封装的俯视图。图3是根据本发明实施例的介于外端引脚以及中间接点的内连线放大俯视图。图4至图11是制备图1所示QFN封装的各阶段的剖面示意图。
图12是根据本发明另一实施例的具有中间接点的QFN封装的剖面示意图。图13是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。图14是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。图15是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。图16是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。图17是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。图18是根据本发明另一实施例的具有中间接点的QFN封装的剖面示意图。
具体实施例方式在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准贝U。在通篇说明书及权利要求项中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。请参照图1以及图2。图1是根据本发明实施例的具有中间接点的QFN封装的剖面示意图。图2是根据本发明实施例的具有中间接点的QFN封装的俯视图。如图1以及图 2所示，QFN封装1包含芯片接垫10，其具有凹陷区域IOa ；半导体芯片20设于芯片接垫10 的凹陷区域IOa内。芯片接垫10具有底面10b，底面IOb露出于模封材料30。芯片接垫10 可包含电源环或接地环11。至少一排内端引脚12被设于芯片接垫10周围。沿着QFN封装 1的周围设置至少一排外展的外端引脚14。于内端引脚12与外展的外端引脚14之间设置至少一排中间接点13。根据本发明的另一实施例，芯片接垫10可以被省略。半导体芯片20，其芯片上表面20a具有多个连接垫21，包含连接垫21a、21b、21c。 位于半导体芯片20表面的连接垫21a会通过金线22打线接合至电源环或接地环11。位于半导体芯片20表面的连接垫21b通过金线M打线接合至内端引脚12。位于半导体芯片 20表面的连接垫21c通过金线沈打线接合至中间接点13。根据本发明实施例，外端引脚14设置在打线工具或打线机台可为特定最小接垫开孔尺寸提供的最远打线距离之外。已知，打线机台可以提供的最远打线距离决定于芯片上连接垫的最小接垫开孔尺寸。举例而言，对于具有最小连接垫开孔尺寸为43微米(μπι)的连接垫21而言，一般的打线机所能提供的最远打线距离为HOmils (3556微米)。根据本发明的示范性的具体实施例，金线26具有最远打线长度，此最远打线长度是打线工具或打线机台对于特定最小连接垫的开孔尺寸所能提供的最远打线长度。为了使连接垫21c电连接于外端引脚14，可通过金线28将中间接点13打线接合至对应的外端引脚14值得注意的是，此处单排中间接点13的排列或布局仅作为示例使用，不应看作是对本发明使用范围的限制。对于另一实施例，中间接点13可通过双排或多排的方式布局， 或是双排交替排列。根据本发明的具体实施例，每一个中间接点13所占据的接合面积可小于每一个外端引脚14的接合面积，其中，各外端引脚14的接合面积与各内端引脚12的面积大体上相等。较小的中间接点13可参照图2。举例而言，每一个内端引脚12以及外端引脚14 的尺寸皆为270 μ mX 270 μ m，并且每个中间接点13的尺寸皆为150 μ mX 150 μ m。值得注意的是，此处每个中间接点13的接合面积必须足以同时容纳金线沈、28的两个压挤线球(图未不)O图3是根据本发明的另一实施例的介于外端引脚以及中间接点的内连线的放大俯视图。如图3所示，位于第一排的外端引脚1 通过线路15电连接于中间接点13a，而位于更外侧的第二排外端引脚14b通过金线观电连接于中间接点13b。图4至图11的剖面示意图是说明制作图1所示的带有中间接点的QFN封装的各阶段的剖面示意图，其中，相同的区域、层或元件会以相同的元件符号表示。如图4所示，提供铜基板40。图形化的光刻胶薄膜42a以及图形化的光刻胶薄膜42b各自形成于铜基板 40的第一面40a以及第二面40b，用以在铜基板40表面上定义引脚数组图形52以及芯片接垫图形M。如图5所示，进行电镀工艺，将可连结的金属层62，例如，镍、金或其组合，填入铜基板40两侧的引脚数组图形52和芯片接垫图形M中。接着，如图6所示，去除图形化的光刻胶薄膜42a以及图形化的光刻胶薄膜42b，以露出部分铜基板40的表面。接着，如图7所示，对第一面40a进行铜刻蚀工艺，部分地刻蚀铜基板40所露出的区域。凹陷区域IOa形成于第一面40a。在铜刻蚀工艺中，可连结的金属层62可作为刻蚀屏蔽。根据本发明实施例，描述于图4至图7的步骤可依照导线架制造商的工艺施行。如图8所示，举例而言，半导体芯片20可通过表面贴装技术(surface mount technology,以下简称SMT)或任何其他合适的方法而被设置于凹陷区域IOa内。半导体芯片20有芯片上表面20a，其中在芯片上表面20a上具有多个连接垫21，而这些连接垫21并未详尽地绘于图中。如图9所示，进行打线连接的步骤，通过金线22、24J6以及28，分别将位于半导体芯片20芯片上表面20a的连接垫21电连接于相对应的引脚。如前所述，在打线连接工艺中，打线工具或打线机台可以提供的最远打线距离取决于芯片20上连接垫的最小接垫开孔尺寸。举例而言，对于最小接垫开孔尺寸为43微米的连接垫而言，一般的打线机台能提供的最远打线距离为HOmils (3556微米)。根据本发明实施例，对于特定最小连接垫的开孔尺寸，金线沈具有打线机台可提供的最远打线长度。如图10所示，进行模封工艺。利用模封材料30，例如，环氧树脂，封包住半导体芯片20、金线22、24、洸、28以及铜基板40的第一面40a。如图11所示，在模封工艺后，对第二面40b进行铜刻蚀工艺，部分地刻蚀未被可连结的金属层62覆盖住的铜基板40，从而形成芯片接垫10、电源环或接地环11、内端引脚 12、中间接点13以及外端引脚14。根据本发明的实施例，电源环或接地环11可以与芯片接垫10 —体成形并且呈现环型，其中，电源环或接地环11可以是连续的或间断的。芯片接垫10、内端引脚12以及外端引脚14分别有露出的底面10b、12b以及14b，这些底面大体上为共平面。露出的底面10b、12b以及14b分别属于芯片接垫10、内端引脚12以及外端引脚14，且最终会与印刷电路板相接合。中间接点13具有底面13c，底面13c不与露出的底面10b、12b以及14b共平面。根据本发明的实施例，图8至图11所描述的步骤可在组装室或封装室中进行。图12是根据本发明的另一实施例的具有中间接点的QFN封装的剖面示意图。如图12所示，图1所绘示的QFN封装1与图12所绘示的QFN封装Ia的差异在于，在图12中， 中间接点13的底面13c被保护层70所覆盖，例如，封胶或任何其他可避免与印刷电路板产生短路现象的适合的绝缘材料。图13是根据本发明的另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。如图13所示，除了 QFN封装Ib的至少一个中间接点13的底部并没有被刻蚀移除，QFN封装Ib大体上等同于图11所绘示的QFN封装1的结构。S卩，QFN封装Ib的中间接点13凸出于模封材料30的下表面。用于QFN封装Ib的电路板2可包含有核心层210、第一金属线路212，设于电路板2的组装面加、第二金属线路214，设于电路板2的底面2b、第一防焊层222，覆盖第一金属线路212、第二防焊层224，覆盖第二金属线路214。第一金属线路212可通过电镀穿孔216而电连接于第二金属线路214。第一防焊层222至少有开孔222a,222b,222c分别露出接合垫212a、212b、212c。接合垫212a,212b, 212c分别对应至芯片接垫10、内端引脚12以及外端引脚14。根据本发明实施例，无任何开孔以及金属垫形成在第一防焊层222的区域320内，而区域320对应至中间接点13。当组装时，QFN封装Ib被黏着于电路板2的组装面加上。更确切地说，QFN封装Ib被黏着于第一防焊层222上。芯片接垫10直接接触接合垫21加。内端引脚12直接接触接合垫212b。 外端引脚14直接接触接合垫212c。中间接点13直接接触第一防焊层222，且可嵌入第一防焊层222内。上述的“无任何开孔/无任何金属垫”的需求可施行至QFN封装Ib的其中一个中间接点13。然而，亦可知上述的“无任何开孔/无任何金属垫”的需求可施行至QFN 封装Ib内的至少一个或全部中间接点13。此处需注意的是，在图13至图17所绘示的具有两层金属线路的电路板仅用于示意目的。举例而言，在其他情况下，电路板可为多层金属线路，例如6层、8层或10层，上述多层金属线路位于核心层的两面。另外需注意的是，当表示一层位于另一层或基板之上，即表示这一层可直接与另一层或基板相接触，或两者中间可夹一中介层。图14是根据本发明另一实施例的一种适用于具有中间接点的新颖QFN封装的电路板结构剖面示意图。如图14所示，QFN封装Ib等同于图13所绘示的结构。QFN封装Ib 的至少一个中间接点13的底部并没有被刻蚀移除。S卩，QFN封装Ib的中间接点13凸出于模封材料30的下表面。同样地，适用于QFN封装Ib的电路板2’可包含核心层210、第一金属线路212，设于电路板2’的组装面2a、第二金属线路214，设于电路板2’的底面2b、第一防焊层222，覆盖第一金属线路212、第二防焊层224，覆盖第二金属线路214。第一金属线路212可通过电镀穿孔216电连接于第二金属线路214。第一防焊层222至少有开孔22加、 222b,222c分别露出接合垫212a、212b、212c。接合垫212a,212b,212c分别对应至芯片接垫10、内端引脚12以及外端引脚14。根据本发明实施例，无任何的金属垫形成在第一防焊层222的区域320内，区域320对应至中间接点13。当组装时，QFN封装Ib被黏着于电路板2’的组装面加上。芯片接垫10直接接触接合垫21加。内端引脚12直接接触接合垫 212b。外端引脚14直接接触接合垫212c。中间接点13直接接触核心层210，且可嵌入开孔 222d。图15是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。如图15所示，QFN封装Ib等同于图13所绘示的结构。在QFN封装 Ib中，至少一个中间接点13的底部并没有被刻蚀移除。S卩，QFN封装Ib的中间接点13凸出于模封材料30的下表面。适用于QFN封装Ib的电路板2”可包含有核心层210、第一金属线路212，设于电路板2”的组装面加、第二金属线路214，设于电路板2”的底面2b、第一防焊层222，覆盖第一金属线路212、第二防焊层224，覆盖第二金属线路214。第一金属线路212可通过电镀穿孔216电连接于第二金属线路214。第一防焊层222至少有开孔22加、 222b,222c分别露出接合垫212a、212b、212c。接合垫212a,212b,212c分别对应至芯片接垫10、内端引脚12以及外端引脚14。根据本发明实施例，无任何的开孔形成在第一防焊层 222的区域320内，区域320对应至中间接点13。根据本发明实施例，金属垫212d设置在对应于中间接点13的区域320。当组装时，QFN封装Ib被黏着于电路板2”的组装面加。 芯片接垫10直接接触接合垫21加。内端引脚12直接接触接合垫212b。外端引脚14直接接触接合垫212c。中间接点13可直接接触第一防焊层222，且可被金属垫212d所支撑。图16是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。如图16所示，QFN封装Ib等同于图13所绘示的结构。在QFN封装 Ib中，至少一个QFN封装Ib的中间接点13的底部并没有被刻蚀移除。即，QFN封装Ib的中间接点13凸出于模封材料30的下表面。用于QFN封装Ib的电路板2”’可包含有核心层 210、第一金属线路212，设于电路板2”’的组装面2a、第二金属线路214，设于电路板2”’的底面2b、第一防焊层222，覆盖第一金属线路212、第二防焊层224，覆盖第二金属线路214。 第一金属线路212可通过电镀穿孔216电连接于第二金属线路214。第一防焊层222至少有开孔222a,222b,222c分别露出接合垫212a、212b、212c。接合垫212a,212b,212c分别对应至芯片接垫10、内端引脚12以及外端引脚14。根据本发明实施例，至少一个开孔222d 形成于第一防焊层222的区域320内，区域320对应至中间接点13。根据本发明实施例，开孔222d露出虚设、电浮置金属垫212d，金属垫212d设置于对应至中间接点13的区域320 内。当组装时，QFN封装Ib被黏着于电路板2”’的组装面加上。芯片接垫10直接接触接合垫21加。内端引脚12直接接触接合垫212b。外端引脚14直接接触接合垫212c。中间接点13直接接触虚设、电浮置金属垫212d。图17是根据本发明另一实施例的与具有中间接点的新颖QFN封装相适应的电路板结构的剖面示意图。如图17所示，QFN封装Ib等同于图13所绘示的结构。在QFN封装 Ib中，至少一个中间接点13的底部并没有被刻蚀移除。S卩，QFN封装Ib的中间接点13凸出于模封材料30的下表面。用于QFN封装Ib的电路板2””可包含有核心层210、第一金属线路212，设于电路板2””的组装面2a、第二金属线路214，设于电路板2””的底面2b、第一防焊层222，覆盖第一金属线路212、第二防焊层224，覆盖第二金属线路214。第一金属线路212可通过电镀穿孔216电连接于第二金属线路214。第一防焊层222至少有开孔22加、 222b,222c分别使接合垫212a,212b,212c露出。接合垫212a,212b,212c分别对应至芯片接垫10、内端引脚12以及外端引脚14。根据本发明实施例，形成至少一个开孔222d于第一防焊层222的区域320内，区域320对应至中间接点13。根据本发明实施例，开孔222d 露出设置于区域320内的金属垫212d，区域320对应至中间接点13。金属垫212d电连接于接合垫212c。当组装时，QFN封装Ib被黏着于电路板2””的组装面加上。芯片接垫10 直接接触接合垫21加。内端引脚12直接接触接合垫212b。外端引脚14直接接触接合垫 212c。中间接点13直接接触金属垫212d。图18是根据本发明另一实施例的具有中间接点的QFN封装的剖面示意图。如图 18所示，图1绘示的QFN封装1与图18绘示的QFN封装Ic的差异在于，在图18中，QFN封装Ic的中间接点13的底部没有被刻蚀移除。即，QFN封装Ic的中间接点13凸出于模封材料30的下表面。而且，中间接点13的底部被非导体保护层70所覆盖，例如，封胶或任何其他可避免与印刷电路板产生短路现象的合适的绝缘材料。根据另一实施例，保护层70可被导电保护层取代。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种与四方扁平无引脚封装相适应的电路板，其中该四方扁平无引脚封装包含芯片接垫，具有凹陷区域；半导体芯片，设于该凹陷区域内；至少一个内端引脚，邻近该芯片接垫；第一打线，接合该内端引脚至该半导体芯片；至少一个外端引脚；至少一个中间接点，设置在该至少一个内端引脚与该至少一个外端引脚之间；第二打线，接合该至少一个中间接点至该半导体芯片；以及第三打线，接合该至少一个中间接点至该至少一个外端引脚， 该与四方扁平无引脚封装相适应的电路板包含核心层，包含有第一面及相对于该第一面的第二面；第一金属线路，设于该核心层的该第一面上；以及第一防焊层，覆盖于该第一金属线路上，其中该四方扁平无引脚封装设于该第一防焊层上，且在对应于该中间接点的区域无任何属于该第一金属线路的金属垫。
2.如权利要求1所述的与四方扁平无引脚封装相适应的电路板，其特征在于当进行组装时，该至少一个中间接点直接接触该第一防焊层。
3.如权利要求1所述的与四方扁平无引脚封装相适应的电路板，其特征在于在对应于该至少一个中间接点的区域内无任何开孔形成。
4.如权利要求1所述的与四方扁平无引脚封装相适应的电路板，其特征在于在对应于该至少一个中间接点的区域，该第一防焊层包含有开孔。
5.如权利要求4所述的与四方扁平无引脚封装相适应的电路板，其特征在于当进行组装，该至少一个中间接点直接接触该核心层，并且嵌入该开孔。
6.如权利要求1所述的与四方扁平无引脚封装相适应的电路板，其特征在于该与四方扁平无引脚封装相适应的电路板另包含设于该第二面上的第二金属线路，以及覆盖该第二金属线路的第二防焊层，。
7.如权利要求1所述的与四方扁平无引脚封装相适应的电路板，其特征在于该半导体芯片、该第一打线、该第二打线、该至少一个内端引脚、该至少一个中间接点以及该至少一个外端引脚的上部被模封材料封包住，而该至少一个中间接点凸出于该模封材料的下表面。
8.一种与四方扁平无引脚封装相适应的电路板，其中该四方扁平无引脚封装包含芯片接垫，具有凹陷区域；半导体芯片，设于该凹陷区域内；至少一个内端引脚，邻近该芯片接垫；第一打线，接合该内端引脚至该半导体芯片；至少一个外端引脚；至少一个中间接点，设置在该至少一个内端引脚与该至少一个外端引脚之间；第二打线，接合该至少一个中间接点至该半导体芯片；以及第三打线，接合该至少一个中间接点至该至少一个外端引脚， 该与四方扁平无引脚封装相适应的电路板包含核心层，包含有第一面及相对于该第一面的第二面；第一金属线路，设于该核心层的该第一面上；第一防焊层，覆盖于该第一金属线路上，其中该四方扁平无引脚封装设于该第一防焊层上；以及属于该第一金属线路的金属垫，设在对应于该至少一个中间接点的区域内。
9.如权利要求8所述的与四方扁平无引脚封装相适应的电路板，其特征在于该第一防焊层在对应于该至少一个中间接点的该区域内无任何开孔形成。
10.如权利要求8所述的与四方扁平无引脚封装相适应的电路板，其特征在于该第一防焊层覆盖住该金属垫。
11.如权利要求10所述的与四方扁平无引脚封装相适应的电路板，其特征在于当该四方扁平无引脚封装组装到该电路板上时，该至少一个中间接点直接接触该第一防焊层， 并由该金属垫提供支撑。
12.如权利要求8所述的与四方扁平无引脚封装相适应的电路板，其特征在于在对应于该至少一个中间接点的该区域，该第一防焊层包含有开孔。
13.如权利要求12所述的与四方扁平无引脚封装相适应的电路板，其特征在于该开孔曝露出该金属垫。
14.如权利要求13所述的与四方扁平无引脚封装相适应的电路板，其特征在于该金属垫为虚设且电浮置的金属垫。
15.如权利要求13所述的与四方扁平无引脚封装相适应的电路板，其特征在于该金属垫电连接至对应于该至少一个外端引脚的接合垫。
16.如权利要求8所述的与四方扁平无引脚封装相适应的电路板，其特征在于该与四方扁平无引脚封装相适应的电路板另包含有设于该第二面上的第二金属线路，以及覆盖该第二金属线路的第二防焊层。
17.一种四方扁平无引脚封装，包含 芯片接垫，具有凹陷区域；半导体芯片，设于该凹陷区域内； 至少一个内端引脚，邻近该芯片接垫； 第一打线，接合该至少一个内端引脚至该半导体芯片； 至少一个外端引脚；至少一个中间接点，设置在该至少一个内端引脚与该至少一个外端引脚之间； 第二打线，接合该至少一个中间接点至该半导体芯片；以及第三打线，接合该至少一个中间接点至该至少一个外端引脚； 其中该半导体芯片、该第一打线、该第二打线、该至少一个内端引脚、该至少一个中间接点以及该至少一个外端引脚的上部被模封材料封包住，而该至少一个中间接点凸出于该模封材料的下表面。
18.如权利要求17所述的四方扁平无引脚封装，其特征在于该至少一个中间接点的底面被非导体保护层盖住。
全文摘要
一种四方扁平无引脚封装及与其相适应的电路板，所述四方扁平无引脚封装包含芯片接垫，其具有凹陷区域；半导体芯片，设于凹陷区域内；至少一个内端引脚，邻近芯片接垫；第一打线，接合内端引脚至半导体芯片；至少一个外端引脚；至少一个中间接点，配置于内端引脚与上述外端引脚之间；第二打线，接合中间接点至半导体芯片；以及第三打线，接合中间接点至外端引脚。上述半导体芯片、第一打线、第二打线、至少一个内端引脚、至少一个中间接点以及至少一个外端引脚的上部被模封材料封包住，而至少一个中间接点凸出于模封材料的下表面。所述四方扁平无引脚封装及与其相适应的电路板可以缩小印刷电路板的尺寸，同时可提升电子产品的效能。
文档编号H05K1/18GK102468261SQ20111030771
公开日2012年5月23日 申请日期2011年10月12日 优先权日2010年11月3日
发明者谢东宪, 陈南诚 申请人:联发科技股份有限公司