集成器件及其制造方法
【专利摘要】本发明提供了一种集成器件以及集成器件的制造方法。该集成器件包括裸片垫、主裸片、叠式裸片以及塑封材料，其中主裸片包括粘合在裸片垫上的第一表面和第二表面，叠式裸片通过粘合膜粘合至主裸片的第二表面，主裸片和叠式裸片包括硅晶体，塑封材料用于封装裸片垫、主裸片以及叠式裸片。本发明的集成器件结构有效地缓解了因塑封材料的收缩而施加在主裸片上的应力，屏蔽了来自塑封材料中较硬颗粒的不均匀压力，并且平缓了主裸片上的温度梯度。与现有技术相比，本发明的集成器件结构降低了成本，而且制造过程省时且环保。
【专利说明】集成器件及其制造方法
【技术领域】
[0001]本发明涉及一种集成器件以及集成器件的制造方法。
【背景技术】
[0002]图1A所示为现有技术中的集成器件100的横截面图。如图1A所示，集成器件100包括通过粘合材料104粘合至金属平台106的硅裸片102、封装硅裸片102的可塑成型材料108以及通过焊线118连接至硅裸片102的导电引脚120。硅裸片102包括集成电路112和114，例如:金属氧化物半导体场效应管(M0SFET)、运算放大器、带隙参考电路等等。集成电路112和114位于娃裸片102的表面116附近。
[0003]图1B所示为图1A中集成器件100的虚线所示部分110的局部放大图。如图1B所示，可塑成型材料108包括较硬颗粒122以及较软材料成分124。颗粒122不均匀地分布于可塑成型材料108中，并且部分颗粒122接触到硅裸片102的表面116。由于不均匀分布的颗粒122，使得硅裸片102上不同区域的电路会经历不同的或不均匀的压力。不均匀的压力会导致集成电路112和114的参数值(例如:电压阈值、电压参考值、输入电压等等)发生误差或偏离。
[0004]举例来说，电路112和114在硅裸片102上形成之后且在硅裸片102被封装之前，会对电路112和114的部分参数进行测试。这个测试被称为“芯片级测试”。如果测试结果显示电路112和114按预期正常运行，那么硅裸片102由可塑成型材料108封装。因为可塑成型材料108需在高温下应用于硅裸片102，当温度冷却至室温时，可塑成型材料108会收缩，硅裸片102的表面116会遭受来自可塑成型材料108的收缩力(包括压缩应力和切变应力)。作用于表面116的收缩力是不均匀的而且会导致电路112和114的部分参数发生误差。例如，如图1B所示，电路112位于被颗粒122接触的区域，而电路114位于没有被颗粒122接触的区域。因此，颗粒122会给电路112施加额外的压力。尽管电路112和114应该表现完全相同，但是因为不均匀分布的颗粒122，电路112和114在被封装后会具有不同的参数值。另外，在大批量生产中，由于随机分布的颗粒122，被认为完全相同的集成器件100会具有不同的参数值或不同的性能特征。
[0005]因此，对表面116上的压力敏感的电路(例如:运算放大器、带隙参考电路等等)的参数值在被封装后会发生变化。这些参数会在最终的测试中被重新调整，称为“校正过程”。为了执行校正过程，需要额外的位于硅裸片102上的模块以及额外的连接至这些模块的导电引脚120。这些额外的模块和导电引脚不仅会增加成本，还会增加集成器件100的尺寸。而且，收缩力和不均匀的压力会使集成器件100具有缺陷。如果测试结果显示集成器件100中有缺陷，丢弃集成器件100会造成浪费，而通过蚀刻可塑成型材料108来暴露硅裸片102，使得硅裸片102再进行一次芯片级测试，又会很耗时。
[0006]而且，在集成器件100的操作过程中，由于可塑成型材料108具有非常低的热导性，因此表面116会有明显的温度梯度。例如，图1C所示的表面116的温度梯度曲线图中，高功率电路130 (例如，放大器电路)在表面116的位置P2处产生热量。这个热量并不会立刻散开，因此表面116 (例如，从位置P2到位置P3)会有急剧的温度梯度。温度梯度(例如，表面116上位置P1、P2、P3之间的温度差)会影响硅裸片102上集成电路的特性。
[0007]图2A与2B、图3、图4以及图5A和5B所示为现有的用来解决上述提到的问题的集成器件。然而，这些集成器件并没有完全解决这些问题，并且一些集成器件还会带来另外的问题。
[0008]图2A与图2B所示为现有的集成器件200A和200B的横截面图。在集成器件200A中，表面116上形成弹性系数和热膨胀系数都低于可塑成型材料108的裸片涂层226，用来作为可塑成型材料108和表面116之间的缓冲物或者压力缓冲层。裸片涂层226可以缓解上述提到的来自可塑成型材料108的压缩应力和不均匀压力，并可以避免介于可塑成型材料108与表面116之间的切变应力。
[0009]然而，传统的用于裸片涂层226的材料包括具有低热导性的硅脂聚合物或者硅脂聚酰亚胺。因此，明显的温度梯度依然会存在于集成器件200A的表面116上。
[0010]另外，可塑成型材料108和裸片涂层226具有不同的热膨胀系数。因此，如果裸片涂层226覆盖了整个表面116，那么在封装过程中可塑成型材料108和裸片涂层226的热膨胀或收缩会在可塑成型材料108和裸片涂层226的交界面230产生破坏或者切断焊线118的切变应力。而且，如图2A所示，裸片涂层226是不平的。因此，如果硅裸片102的尺寸增力口，那么裸片涂层226的高度将增加而且可塑成型材料108的最小厚度Dl将减小。所以，可塑成型材料108的机械强度会降低，尤其在最小厚度处。
[0011]如果裸片涂层226放置在特定区域内，例如，如图2B所示，使得之前提到的切变应力可以避免，那么来自可塑成型材料108的压缩垂直压力几乎全部由硅裸片102上的未被裸片涂层226覆盖的小范围区域来支撑。这会在硅裸片102未被覆盖处(例如，240处)产生大的垂直压力差。在未覆盖区域的压力会很大，而在覆盖区域的压力会比较小。这会对硅裸片102 (例如，240处)的顶层造成破坏。此外，由于裸片涂层材料的湿润性差，裸片涂层226可能会出现非常薄的区域(例如，区域250)。类似地，裸片涂层226非常薄的区域(例如，区域250)压力会很大。
[0012]图3所示为现有技术中的另一集成器件300的横截面图。在集成器件300中，一层薄而均匀的硅脂聚合物材料层通过特殊的工序放置在表面116上。某种程度上，裸片涂层326可以缓解由可塑成型材料108的收缩引起的压缩应力和切应力。然而，裸片涂层326既薄又软，因此集成器件300的表面116依然会受到来自图1B中描述的较硬颗粒122的不均匀压力。另外，由于裸片涂层326和可塑成型材料108的低导热性，表面116上依然存在明显的温度梯度。而且，裸片涂层326很柔软，对可塑成型材料108的粘合力不够，这会导致裸片涂层326的柔软组织渗入可塑成型材料108中，还会减弱整个封装片的机械强度。
[0013]图4所示为现有技术中的另一集成器件400的横截面图。在集成电路400中，由透明聚合物形成的裸片涂层426在表面116上形成。形成裸片涂层426的过程包括:在表面116上放置一定体积的特殊液体材料(例如:一种光致不溶型、透明的、具有粘性的且室温下呈液态状的材料)；旋转硅裸片102来产生一层薄而且相对较平的液体层；以及使用光掩膜选择性地将液体层暴露在紫外线下。液体层暴露的部分转换成硅聚合物。液体层未暴露的部分通过蚀刻形成缺口 428A与428B来保护焊线118免受由可塑成型材料108和裸片涂层426的扩张或收缩引起的切变应力。裸片涂层426会缓解一些由可塑成型材料108的收缩引起的压缩应力和切变应力。然而，裸片涂层426薄而且柔软，因此，集成器件400的表面116会遭受来自图1B中描述的较硬颗粒122带来的不均匀压力，集成器件400的表面116上仍会存在明显的温度梯度。另外，裸片涂层426的形成要求额外的工序，例如光掩膜的使用、紫外线投影以及蚀刻过程，这会增加集成器件400的成本。
[0014]图5A所示为现有技术中的另一集成器件500的横截面图，图5B所示为集成器件500的俯视图。在集成器件500中，减压结构526以拱形形成于硅裸片102之上。制作减压结构526的材料包括陶瓷、硅以及合金等。减压结构526可缓解位于硅裸片四个角的以及由减压结构526覆盖的表面116部分的压缩应力和切变应力。减压结构526还可以作为散热片来减小表面116上的温度梯度。然而，因为减压结构526在表面116上成拱形，并没有挡住可塑成型材料108，所以来自较硬颗粒122的不均匀压力在表面116上依然存在。另夕卜，减压结构526的制作相对难而且昂贵。
【发明内容】
[0015]本发明要解决的技术问题在于提供一种集成器件以及集成器件的制造方法，使用结构钢硬且具有高热传导性的材料作为集成器件中的集成电路和塑封材料之间的屏障，从而有效地缓解因塑封材料的收缩而施加在集成电路上的应力，屏蔽来自塑封材料中较硬颗粒的不均匀压力，以及平缓集成电路所在的主裸片上的温度梯度。
[0016]为解决上述技术问题，本发明提供了一种集成器件，所述集成器件包括裸片垫；主裸片，所述主裸片包括粘合至所述裸片垫的第一表面以及与所述第一表面相对的第二表面；通过粘合膜粘合至所述第二表面的叠式裸片，其中所述主裸片和所述叠式裸片包括硅晶体；以及塑封材料，用于封装所述裸片垫、所述主裸片以及所述叠式裸片。
[0017]本发明还提供一种集成器件的制造方法，该集成器件的制造方法包括以下步骤:将主裸片的第一表面粘合至裸片垫；使用粘合膜将叠式裸片粘合至所述主裸片的第二表面，其中所述主裸片以及所述叠式裸片包括硅晶体；以及使用塑封材料封装所述裸片垫、所述主裸片以及所述叠式裸片。
[0018]本发明又提供了一种集成器件，该集成器件包括导电引脚以及连接至所述导电引脚的封装物。所述封装物包括:裸片垫；主裸片，所述主裸片包括粘合至所述裸片垫的第一表面以及与所述第一表面相对的第二表面，其中，所述主裸片中包括与所述导电引脚相耦合的电路；通过粘合膜粘合在所述第二表面上的叠式裸片，其中所述主裸片与所述叠式裸片包括硅晶体；以及塑封材料，用于封装所述裸片垫、所述主裸片以及所述叠式裸片。
[0019]与现有技术相比，本发明提供的集成器件以及集成器件的制造方法通过将具有硅晶体的硬质结构的叠式裸片叠放到主裸片上，可以缓解主裸片与叠式裸片之间的切变应力，并为主裸片屏蔽来自塑封材料中较硬颗粒的不均匀压力，使得集成器件更加刚健。同时，叠式裸片具有相对高的热导性，可以作为散热片迅速将来自主裸片的热量散去，从而减小或平缓主裸片的温度梯度。
【专利附图】
【附图说明】
[0020]以下结合附图对本发明的技术方案进行详细的说明，以使本发明的特性和优点更为明显。[0021]图1A所示为根据现有技术的集成器件的横截面图；
[0022]图1B所示为图1A中集成器件的局部放大图；
[0023]图1C所示为图1A中集成器件的硅裸片表面的温度梯度曲线图；
[0024]图2A所示为根据现有技术的另一集成器件的横截面图；
[0025]图2B所示为根据现有技术的另一集成器件的横截面图；
[0026]图3所示为根据现有技术的另一集成器件的横截面图；
[0027]图4所示为根据现有技术的另一集成器件的横截面图；
[0028]图5A所示为根据现有技术的另一集成器件的横截面图；
[0029]图5B所示为图5A中集成器件的俯视图；
[0030]图6A所示为根据本发明一个实施例的集成器件的横截面示意图；
[0031]图6B所示为根据本发明一个实施例的图6A中集成器件的俯视图；
[0032]图6C所示为根据本发明的图6A中集成器件的主裸片表面的温度梯度曲线图；以及
[0033]图7A和图7B所示为根据本发明一个实施例的集成器件的制造方法流程图。【具体实施方式】
[0034]以下将对本发明的实施例给出详细的说明。尽管本发明通过这些实施方式进行阐述和说明，但需要注意的是本发明并不仅仅只局限于这些实施方式。相反，本发明涵盖后附权利要求所定义的发明精神和发明范围内的所有替代物、变体和等同物。在以下对本发明的详细描述中，为了提供一个针对本发明的完全的理解，阐明了大量的具体细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外的一些实例中，对于大家熟知的方案、流程、元件和电路未作详细描述，以便于凸显本发明的主旨。
[0035]本发明的实施例提供了一种集成器件以及该集成器件的制造方法。在该集成器件中，通过使用一种相对低成本、省时以及环保的方法，使得上述提到的压缩应力被减弱，切变应力被避免或者消除，不均匀的压力被屏蔽，并且使得温度梯度变化平缓或者减小。
[0036]图6A所示为根据本发明一个实施例的集成器件600的横截面示意图，图6B所示为根据本发明一个实施例的集成器件600的俯视图。如图6A所示，集成器件600包括导电引脚620和连接至导电引脚620的封装物610。封装物610包括裸片垫606、主裸片602、叠式裸片640以及塑封材料608。主裸片602包括使用粘合材料604粘合(例如，胶合)在裸片垫606上的第一表面614 (例如，主裸片602的底面或下表面)以及与第一表面614相对的第二表面616 (例如，主裸片602的顶面或上表面)。大致来说，主裸片602的第二表面616 (以下被称作顶面)与第一表面614 (以下被称作底面)背向相对。叠式裸片640通过使用粘合膜644粘合或叠放在主裸片602的顶面616。塑封材料608用来封装裸片垫606、主裸片602和叠式裸片640。另外，集成器件600包括形成在主裸片602中并且位于主裸片602的顶面616之下(介于顶面616与底面614之间)的集成电路612。叠式裸片640覆盖在集成电路612之上并且可以将集成电路612与塑封材料608屏蔽。在一个实施例中，导电引脚620通过导电焊盘646和焊线618耦合至集成电路612。
[0037]更为具体地，在一个实施例中，通过融化多晶硅来在圆柱硅锭中生产硅晶柱体，并将娃晶柱体切割成娃晶片(或称为娃晶圆片)。主裸片602由娃晶片(例如，图7A中的娃晶片650)制造而成。裸片垫606可以是但不仅限于金属垫(例如，铜垫、铝垫等等)，用于作为基底来支撑主裸片602。粘合膜644，用于将叠式裸片640粘合至或胶合至主裸片602，其包括非导电性的粘合材料，例如环氧树脂。粘合膜644相对薄且软，所以由主裸片602产生的热量可以相对快速地传播到叠式裸片640。塑封材料608由热固性材料(例如，热固性塑料、热固性树脂等等)制成。热固性材料在高温下是液体形态或可锻铸形态，在冷却后则改变成不融化和/或不溶解的固体形态，其改变是不可逆的。
[0038]在一个实施例中，叠式裸片640和主裸片602的半导体基底由基本相同的材料制成。举例来说，叠式裸片640从硅晶片(例如，完整的硅晶片、破裂的硅晶片、新的晶片、使用过的在其上有缺陷电路的晶片等等)切割得到。另外，如上所述，主裸片602由娃晶片制造而成，也就是说，主裸片的半导体基底来自硅晶片。在一个实施例中，硅晶片包括纯硅或者具有一定数量参杂原子(例如，硼或者磷)的硅。因此，这里提到的“基本相同的材料”指的是叠式裸片640和主裸片602的半导体基底可以存在差异，原因是叠式裸片640和主裸片602的半导体基底均是由硅晶体制作而成，但是叠式裸片640和主裸片602半导体基底中参杂原子的类型和密度之间存在差异。因为叠式裸片640和主裸片602由基本相同的材料制作而成，它们的热膨胀系数基本相同。在一个实施例中，叠式裸片640的底面642面向主裸片602的顶面616，可通过将叠式裸片的底面642抛光来避免施于主裸片602的顶面616上的不均匀压力。
[0039]有利的是，在集成器件600的封装过程中，叠式裸片640可以减小从塑封材料608到主裸片602顶面的压缩应力并可以避免或消除它们之间的切变应力。因为叠式裸片640与主裸片602具有基本相同的热膨胀系数，并且介于叠式裸片640与主裸片602之间的粘合膜644相对薄且软，所以介于主裸片602顶面616与叠式裸片640底面642之间的切变压力可以忽略。在一个实施例中，叠式裸片640的厚度介于30μπι到350μπι之间。由于硅晶片的硬质结构，叠式裸片640可以为主裸片602的顶面616屏蔽来自塑封材料608中较硬颗粒(例如，类似于图1B中的颗粒122)的不均匀压力，同时通过将叠式裸片640叠放到主裸片602上，使得集成器件600更加刚健。在一个实施例中，叠式裸片640可以通过切割破裂的硅晶片或者使用过的在其上有缺陷电路的晶片来获得。这种方法相对来说具有低成本、省时而且环保的特点。
[0040]另外，集成器件600中的敏感性集成电路(例如:运算放大器、带隙参考电路等等)的参数相对于传统的集成器件100中的对应参数值更加稳定。例如，集成电路612的一些参数可以在封装前后基本保持不变。所以，对集成电路612的参数的校正过程可以在最终测试中省去。传统集成器件100中提到的额外的模块和导电引脚可以从集成器件600中省去，这样集成器件600的成本和尺寸可以减小。而且，叠式裸片640可以避免由塑封材料608的收缩力和塑封材料608中较硬颗粒带来的不均匀压力造成的缺陷。因此，叠式裸片640可以提高集成器件600的生产质量和可靠性，还可以缩短最终测试时间。
[0041]此外，由于叠式裸片640由硅晶体制成，叠式裸片640具有相对高的热导性。叠式裸片640可以作为散热片迅速将来自主裸片602的热量散去，同时可以减小或平缓主裸片602顶面616的温度梯度。图6C所示为主裸片602顶面616的温度梯度曲线图。在图6C的示例中，集成器件600中的电路630，与图1C中的电路130类似，在集成电路612的操作过程中，电路630是在顶面616的位置P，2处产生热量的高功率电路。如图6C所示，与图IC中的温度梯度相比，主裸片602的顶面616具有更平缓的或减弱的温度梯度。
[0042]图6A和图6B中公开的导电引脚620的形状和位置并不是用来限制集成器件600的包装类型。在一个实施例中，集成器件600可以封装成任意类型，例如，球栅阵列封装(BGA)、缓冲式四方扁平封装(BQFP)、单列直插式封装(SIP)、小列直插式封装(SOP)等等。图6B中所示的叠式裸片640的形状和位置不受限制。在一个实施例中，叠式裸片640的形状和位置是任意的，其依赖于敏感性集成电路在主裸片602中形成的位置或区域。另外，尽管图6A与图6B中仅公开了一个叠式裸片640，在其他实施例中集成器件600可以包括多个粘合或胶合至主裸片602的顶面616的叠式裸片640。而且，尽管图6A仅公开了一张介于叠式裸片640与主裸片602之间的粘合膜644，在其他实施例中叠式裸片640可以通过多张粘合膜粘合在主裸片602上。举例来说，非常小的几滴粘合材料放置在主裸片602上，那么当叠式裸片640叠放在主裸片602上时这几滴粘合材料可以变成多张粘合膜。
[0043]图7A和图7B所示为根据本发明一个实施例的集成器件600的制造方法流程图。尽管图7A和图7B公开了具体步骤，但这些步骤仅为示例性说明。也就是说，本发明也适用于执行其他步骤或与图7A和图7B中所示步骤等同的步骤。图7A和图7B中集成器件600的制造顺序仅用于示例性说明，并不仅限于此。图7A和图7B将结合图6A、图6B和图6C进行描述。
[0044]在步骤702中，硅晶片650被分割成多个主裸片，并且每个主裸片上形成集成电路。该集成电路的形成步骤包括:光刻、蚀刻、扩散、氧化、外延生长、沉积等等。在一个实施例中，集成电路形成之后，就可以在硅晶片650上测试集成电路的参数和性能。这种测试称为晶片级测试。任何测试失败的裸片都要做标记，以便在硅晶片650切割成独立裸片时可以丢弃。因此，在步骤702之后，集成电路612在主裸片602中形成，集成电路612的性能得到了测试，且主裸片602从硅晶片650上切割得到。
[0045]在步骤704中，使用粘合材料604将主裸片602的底面614粘合至裸片垫606。
[0046]在步骤706中，导电引脚620通过焊线618和导电焊盘646耦合至主裸片602的集成电路612。
[0047]在步骤708中，使用粘合膜644将叠式裸片640粘合至主裸片602的顶面616。在一个实施例中，如上描述，叠式裸片640从娃晶片上切割得到。面向主裸片602顶面616的叠式裸片640的底面642被抛光处理。
[0048]在步骤710中，使用塑封材料608封装裸片垫606、主裸片602以及叠式裸片640。
[0049]根据本发明的实施例，在集成器件的制造过程中，从硅晶片上切割下来的叠式裸片可以被抛光并叠放在集成器件的主裸片上。由于叠式裸片的刚性结构和高热传导性，使得现有集成器件中存在的施加在主裸片上的收缩力被缓解，不均匀的压力被消除，并且使得主裸片上的温度梯度变化平缓。
[0050]最后，应当说明的是，上述【具体实施方式】和附图仅为本发明的常用实施例。显然，在不脱离权利要求书所界定的本发明精神和发明范围的前提下可以有各种增补、修改和替换。本领域技术人员应该理解，本发明在实际应用中可根据具体环境和工作要求在不背离发明准则的前提下，在形式、结构、布置、比例、材料、元件、成分及其他方面有所变化。因此，在此披露的实施例仅为说明而非限制，本发明的范围由所附权利要求及其合法等同物界定，而不局限于上述描述。
【权利要求】
1.一种集成器件，其特征在于，所述集成器件包括: 裸片塾； 主裸片，所述主裸片包括粘合至所述裸片垫的第一表面以及与所述第一表面相对的第二表面； 通过粘合膜粘合至所述第二表面的叠式裸片，其中所述主裸片和所述叠式裸片包括硅晶体；以及 塑封材料，用于封装所述裸片垫、所述主裸片以及所述叠式裸片。
2.根据权利要求1所述的集成器件，其特征在于，所述主裸片由硅晶片制成。
3.根据权利要求1所述的集成器件，其特征在于，所述叠式裸片由切割硅晶片得到。
4.根据权 利要求1所述的集成器件，其特征在于，所述叠式裸片以及所述主裸片是由基本相同的材料制成。
5.根据权利要求1所述的集成器件，其特征在于，所述裸片垫是金属垫。
6.根据权利要求1所述的集成器件，其特征在于，所述集成器件进一步包括: 形成于所述主裸片中并介于所述第一表面和所述第二表面之间的电路，其中所述叠式裸片将所述电路与所述塑封材料屏蔽。
7.根据权利要求1所述的集成器件，其特征在于，面向所述第二表面的所述叠式裸片的表面经过抛光处理。
8.根据权利要求1所述的集成器件，其特征在于，所述粘合膜由非导电性的粘合材料制成。
9.根据权利要求1所述的集成器件，其特征在于，所述塑封材料由热固型材料制成。
10.根据权利要求1所述的集成器件，其特征在于，所述叠式裸片的厚度范围介于30 μ m 至Ij 350 μ m 之间。
11.一种集成器件的制造方法，其特征在于，所述集成器件的制造方法包括以下步骤: 将主裸片的第一表面粘合至裸片垫； 使用粘合膜将叠式裸片粘合至所述主裸片的第二表面，其中所述主裸片以及所述叠式裸片包括硅晶体；以及 使用塑封材料封装所述裸片垫、所述主裸片以及所述叠式裸片。
12.根据权利要求11所述的集成器件的制造方法，其特征在于，所述集成器件的制造方法进一步包括以下步骤: 由硅晶片制成所述主裸片。
13.根据权利要求12所述的集成器件的制造方法，其特征在于，所述集成器件的制造方法进一步包括以下步骤: 从硅晶片上切割得到所述叠式裸片。
14.根据权利要求11所述的集成器件的制造方法，其特征在于，所述叠式裸片以及所述主裸片是由基本相同的材料制成。
15.根据权利要求11所述的集成器件的制造方法，其特征在于，所述集成器件的制造方法进一步包括以下步骤: 在所述主裸片中形成电路；以及 将所述叠式裸片粘合至所述主裸片的所述第二表面，使得所述叠式裸片覆盖所述电路。
16.根据权利要求11所述的集成器件的制造方法，其特征在于，所述使用粘合膜将叠式裸片粘合在所述主裸片的第二表面上的步骤进一步包括以下步骤: 将所述叠式裸片的一表面抛光；以及 将所述叠式裸片被抛光的所述表面粘合在所述主裸片的所述第二表面上。
17.根据权利要求11所述的集成器件的制造方法，其特征在于，所述粘合膜由非导电性的粘合材料制成。
18.根据权利要求11所述的集成器件的制造方法，其特征在于，所述塑封材料由热固型材料制成。
19.一种集成器件，其特征在于，所述集成器件包括: 导电引脚；以及 连接至所述导电引脚的封装物，所述封装物包括: 裸片塾； 主裸片，所述主裸片包括粘合至所述裸片垫的第一表面以及与所述第一表面相对的第二表面； 通过粘合膜粘合在所述第二表面上的叠式裸片，其中所述主裸片与所述叠式裸片包括娃晶体；以及 塑封材料，用于封装所述裸片垫、所述主裸片以及所述叠式裸片。
20.根据权利要求19所述的集成器件，其特征在于，所述叠式裸片由硅晶片切割得到。
21.根据权利要求19所述的集成器件，其特征在于，所述主裸片由硅晶片制成。
22.根据权利要求19所述的集成器件，其特征在于，所述叠式裸片以及所述主裸片是由基本相同的材料制成。
23.根据权利要求19所述的集成器件，其特征在于，所述封装物还包括: 与所述导电引脚相耦合的电路，所述电路形成于所述主裸片中并介于所述第一表面和所述第二表面之间，其中所述叠式裸片将所述电路与所述塑封材料屏蔽。
24.根据权利要求19所述的集成器件，其特征在于，所述粘合膜由非导电性的粘合材料制成。
【文档编号】H01L23/367GK103972185SQ201410043366
【公开日】2014年8月6日 申请日期:2014年1月29日 优先权日:2013年2月1日
【发明者】玛利安·乌德瑞-斯班内, 法瑞尔·玛瑞纳斯科, 庄裕贤 申请人:凹凸电子（武汉）有限公司