用于wat测试的半导体结构的制作方法
【专利摘要】本发明提供一组WAT测试结构，包括：半导体衬底，所述半导体衬底包括有源区和位于有源区之间的浅沟槽隔离结构，所述有源区至少有两个，所述有源区的特征尺寸各不相同；所述浅沟槽隔离结构的表面高于所述有源区的表面，所述半导体结构还包括：多晶硅层，覆盖于所述浅沟槽隔离结构和有源区表面；接触电极，位于所述多晶硅层和/或有源区上方，所述半导体测试结构用于WAT测试以监控多晶硅层的厚度。利用本发明的WAT测试测试结构，能够监控由于多晶硅层厚度过厚引起的器件局域失配，有助于解决由于器件局域失配造成的低压良率流失问题。
【专利说明】用于WAT测试的半导体结构
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及用于WAT测试的半导体结构。
【背景技术】
[0002]随着半导体工艺技术的发展,半导体工艺开发的技术节点开始向55nm,40nm及以下发展，低压(Vmin)良率提升就成为新技术开发的关键问题。在55nm、40nm及以下半导体工艺中，造成Vmin良率流失的原因之一是器件的局域差异过大。为了提高Vmin良率找到器件的局域差异，并且消除器件的局域差异。但是找器件的局域差异成为确实一个目前难以解决的技术难题。
[0003]对此问题，采用常规WAT测试的方法由于测试数量有限，无法监测百万分之一级的问题概率(例如对于SRAM器件，百万器件内，有一个器件失效，即为失效)。若能有特定的一组或几组WAT测试结构，用于有效监测该类Vmin良率，则可有效提高Vmin的良率。
[0004]请参考图1所示的半导体结构示意图。浅沟槽隔离结构I之间由于工艺问题会导致多晶硅层厚度局域增厚，该问题会导致多晶硅掺杂(poly dopant)不能达到预定深度，造成器件的寄生电容出现，从而引起Vt异常增加，而引起局域器件失配，最终导致低压良率(Vmin良率)流失。
[0005]为及时发现该类问题，设计出一组WAT测试结构来监测该类问题。
【发明内容】
[0006]本发明解决的问题是提供一组WAT测试结构，能够监控由于多晶硅层厚度过厚引起的器件局域失配，有助于解决由于器件局域失配造成的低压良率流失问题。
[0007]为解决上述问题，本发明提供一组WAT测试结构，包括:半导体衬底，所述半导体衬底包括有源区和位于有源区之间的浅沟槽隔离结构，所述有源区至少有两个，所述有源区的特征尺寸各不相同；
[0008]所述浅沟槽隔离结构的表面高于所述有源区的表面，所述半导体结构还包括:多晶硅层，覆盖于所述浅沟槽隔离结构和有源区表面；接触电极，位于所述多晶硅层和/或有源区上方，所述半导体测试结构用于WAT测试以监控多晶硅层的厚度。
[0009]可选地，所述有源区的数目为4个，所述半导体结构用于获得有源区的特征尺寸的工艺窗口。
[0010]可选地，所述有源区的数目为4个，所述半导体结构用于获得所述浅沟槽隔离结构的厚度。
[0011]与现有技术相比，本发明具有以下优点:
[0012]本发明提供的用于WAT测试的半导体结构，具有多个具有不同特征尺寸的有源区，对该半导体结构进行WAT测试，可以监控多晶硅层的厚度是否偏厚，有助于解决由于多晶硅层过厚引起的低压良率失配问题；并且，所述半导体结构还可以用于获得有源区的特征尺寸的工艺窗口，有利于优化工艺流程；所述半导体结构还可以监控浅沟槽隔离结构制作工艺是否存在异常。
【专利附图】
【附图说明】
[0013]图1是现有的半导体结构示意图；
[0014]图2是为本发明一个实施例的WAT测试结构的示意图。
【具体实施方式】
[0015]现有技术中，缺少有效的监控低压良率流失的WAT测试结构。经过发明人发现，造成器件的低压良率流失的原因之一是:多晶硅层的局域厚度增大，请结合图1所示，多晶硅层3的厚度增大，使得多晶硅层3的离子注入的深度不够，会产生额外的耗尽区，产生寄生电容，该寄生电容会使得器件的有效电容变小，最终导致Vt过高，出现器件的局域失配问题。为了解决器件局域失配问题，需要监控多晶硅层的厚度，而导致多晶硅层的厚度过厚的原因两个原因是:浅沟槽隔离结构I的厚度偏厚，从而使得有源区2上方的多晶硅层3的局部厚度过高；有源区2的特征尺寸(⑶)过小，使得有源区2上方的多晶硅层3的局部厚度过闻。
[0016]为解决上述问题，本发明提供一组WAT测试结构，包括:半导体衬底，所述半导体衬底包括有源区和位于有源区之间的浅沟槽隔离结构，所述有源区至少有两个，所述有源区的特征尺寸各不相同；
[0017]所述浅沟槽隔离结构的表面高于所述有源区的表面，所述半导体结构还包括:多晶硅层，覆盖于所述浅沟槽隔离结构和有源区表面；接触电极，位于所述多晶硅层和/或有源区上方，所述半导体测试结构用于WAT测试以监控多晶硅层的厚度。
[0018]下面结合具体的实施例对本发明的技术方案进行详细的说明。请结合图图所示的本发明一个实施例的WAT测试结构示意图。
[0019]本发明提供一组WAT测试结构，包括:半导体衬底，所述半导体衬底包括有源区20和位于有源区20之间的浅沟槽隔离结构10，所述有源区20至少有两个，所述有源区20的特征尺寸各不相同；
[0020]所述浅沟槽隔离结构10的表面高于所述有源区20的表面，所述半导体结构还包括:多晶硅层30，覆盖于所述浅沟槽隔离结构10和有源区20表面；接触电极(图中未示出)，位于所述多晶硅层30和/或有源区10上方，所述半导体测试结构用于WAT测试以监控多晶硅层30的厚度。
[0021]如图2所示，作为一个实施例，所述有源区20的数目为4个，有源区20的特征尺寸分别为CD1、CD2、CD3、CD4。利用所述半导体结构，一方面能够获得有源区20的特征尺寸的工艺窗口，有利于优化工艺流程；另一方面也能够获得所述浅沟槽隔离结构10的厚度范围，还可以用于监控浅沟槽隔离结构制作工艺是否存在异常。
[0022]综上，本发明提供的用于WAT测试的半导体结构，具有多个具有不同特征尺寸的有源区，对该半导体结构进行WAT测试，可以监控多晶硅层的厚度是否偏厚，有助于解决由于多晶硅层过厚引起的低压良率失配问题；并且，所述半导体结构还可以用于获得有源区的特征尺寸的工艺窗口，有利于优化工艺流程；所述半导体结构还可以监控浅沟槽隔离结构制作工艺是否存在异常。[0023]因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【权利要求】
1.一种用于WAT测试的半导体结构，包括:半导体衬底，所述半导体衬底包括有源区和位于有源区之间的浅沟槽隔离结构，其特征在于，所述有源区至少有两个，所述有源区的特征尺寸各不相同； 所述浅沟槽隔离结构的表面高于所述有源区的表面，所述半导体结构还包括:多晶硅层，覆盖于所述浅沟槽隔离结构和有源区表面；接触电极，位于所述多晶硅层和/或有源区上方，所述半导体结构用于WAT测试以监控所述多晶硅层的厚度。
2.如权利要求1所述的半导体结构，其特征在于，所述有源区的数目为4个，所述半导体结构用于获得有源区的特征尺寸的工艺窗口。
3.如权利要求2所述的半导体结构，其特征在于，所述有源区的数目为4个，所述半导体结构用于获得所述浅沟槽隔离结构的厚度。
【文档编号】H01L23/544GK103872021SQ201410110056
【公开日】2014年6月18日 申请日期:2014年3月24日 优先权日:2014年3月24日
【发明者】蔡恩静 申请人:上海华力微电子有限公司