半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明得到一种半导体装置及其制造方法，其能够使ESD耐量提高，并且使对温度的灵敏度提高。在半导体衬底（1)的正面上形成有氧化膜（16)。在该氧化膜（16)上形成有温感二极管(17)。形成有从半导体衬底（1)的正面向内部延伸的沟槽（25)。在该沟槽（25)内隔着氧化膜（26)填入有沟槽电极（27)。沟槽电极（27)与温感二极管（17)连接。
【专利说明】半导体装置及其制造方法

【技术领域】
[0001] 本发明涉及具有对半导体衬底的温度进行检测的温感二极管的
[0002] 半导体装置及其制造方法。

【背景技术】
[0003] 在 IPM (Intelligent Power Module)等功率模块中，在 IGBT (Insulated Gate Bipolar Transistor )中内置有多晶硅或非晶硅的温感二极管。对该温感二极管的VF特性 进行监视，进行动作温度的管理、保护。
[0004] 当前，通过在衬底上形成较厚的氧化膜，在其上形成多晶硅并进行离子注入，由此 形成了具有P+型层/1^型层/n +型层的温感二极管。因此，温感二极管形成在较厚的氧化 膜上，并且，在布局上配置为远离作为热发生源的发射极区域，因此，对半导体内部的温度 的灵敏度差。对此，提出了在沟槽内形成有P型和η型多晶硅的温度检测温感二极管(例如， 参照专利文献1)。
[0005] 专利文献1 :日本特开2013-033970号公报
[0006] 沟槽宽度越宽，在沟槽内填入的多晶硅需要越厚，但如果多晶硅的厚度大于或等 于lym，则存在处理能力的问题或产生异物等的问题。因此，需要使沟槽的宽度变窄，或使 沟槽的深度变浅。如果沟槽的宽度较窄，则与上部电极的接触面积不能较大，因此，不能流 过大电流。如果沟槽的深度较浅，则对半导体内部的温度的灵敏度降低。
[0007] 另夕卜，如果将沟槽内壁的氧化膜设为较厚，则针对ESD (electrostatic discharge)的绝缘耐量提高，但不能承受由ESD引起的浪涌电流，因此，其结果，导致ESD耐 量下降。因此，由于氧化膜较厚而使得对半导体内部的温度的灵敏度下降。


【发明内容】

[0008] 本发明就是为了解决上述课题而提出的，其目的在于，得到一种能够使ESD耐量 提高，并且，使对温度的灵敏度提高的半导体装置及其制造方法。
[0009] 本发明涉及的半导体装置的特征在于，具有：半导体衬底；第1绝缘膜，其形成在 所述半导体衬底的正面上；温感二极管，其形成在所述第1绝缘膜上；以及沟槽电极，其隔 着第2绝缘膜而填入在从所述半导体衬底的所述正面向内部延伸的沟槽内，并与所述温感 二极管连接。
[0010] 发明的效果
[0011] 根据本发明，能够使ESD耐量提高，并且，使对温度的灵敏度提高。

【专利附图】

【附图说明】
[0012] 图1是表示本发明的实施方式1涉及的半导体装置的俯视图。
[0013] 图2是沿图1的I -II的剖面图。
[0014] 图3是表示本发明的实施方式1涉及的温感二极管的俯视图。
[0015] 图4是表示本发明的实施方式1涉及的温感二极管的变形例1的俯视图。
[0016] 图5是表示本发明的实施方式1涉及的温感二极管的变形例2的俯视图。
[0017] 图6是表示本发明的实施方式2涉及的半导体装置的剖面图。
[0018] 图7是表示本发明的实施方式2涉及的半导体装置的变形例1的剖面图。
[0019] 图8是表示本发明的实施方式2涉及的半导体装置的变形例2的剖面图。
[0020] 图9是表示本发明的实施方式2涉及的半导体装置的变形例3的剖面图。
[0021] 图10是表示本发明的实施方式3涉及的半导体装置的剖面图。
[0022] 图11是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。
[0023] 图12是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。
[0024] 图13是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。
[0025] 图14是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。
[0026] 图15是表示本发明的实施方式3涉及的半导体装置的变形例1的剖面图。
[0027] 图16是表示本发明的实施方式3涉及的半导体装置的变形例2的剖面图。
[0028] 图17是表示本发明的实施方式3涉及的半导体装置的制造方法的变形例的剖面 图。
[0029] 标号的说明
[0030] 1半导体衬底，15IGBT(半导体元件)，16氧化膜(第1绝缘膜)，17温感二极管，18η +型层，19ρ +型层，20η -型层，25沟槽，26氧化膜(第2绝缘膜)，27、27a、27b、27c、27d、27e沟 槽电极

【具体实施方式】
[0031] 参照附图，说明本发明的实施方式涉及的半导体装置及其制造方法。对于相同或 相应的结构要素标注相同的标号，有时省略重复说明。
[0032] 实施方式1
[0033] 图1是表示本发明的实施方式1涉及的半导体装置的俯视图。图2是沿图1的 I 一 II的剖面图。图3是表示本发明的实施方式1涉及的温感二极管的俯视图。
[0034] 在由η型硅形成的半导体衬底1的正面，依次形成有η型层2、p型基极层3。在p 型基极层3内形成有η +型发射极层4和p +型接触层5。在半导体衬底1的正面侧形成有 沟槽6,在该沟槽6内，隔着栅极绝缘膜7形成有由η +型多晶硅构成的沟槽栅极8。
[0035] 在沟槽栅极8上形成有氧化膜9。沟槽栅极8经由Α1配线10与栅极焊盘11连 接。Ρ+型接触层5与由Α1构成的发射极电极12连接。在半导体衬底1的背面形成有η 型缓冲层13和ρ型集电极层14。通过上述结构，构成IGBT15 (Insulated Gate Bipolar Transistor)。
[0036] 在半导体衬底1的正面上形成有厚度为3000A?ΙΟΟΟΟΑ的由Si02构成的氧化 膜16。在该氧化膜16上形成有温感二极管17。温感二极管17具有从中央朝向外侧以同 心圆状配置的n+型层18、p+型层19、及型层20。n+型层18经由A1配线21与阴极焊 盘22连接，ρ +型层19经由A1配线23与阳极焊盘24连接。
[0037] 在IGBT15的附近，形成有从半导体衬底1的正面向内部延伸的沟槽25。在该沟槽 25内隔着氧化膜26填入有沟槽电极27。沟槽电极27经由A1配线21与温感二极管17的 n+型层18连接。温感二极管17以及沟槽电极27由多晶硅或非晶硅构成。氧化膜26的厚 度比氧化膜16的厚度薄。
[0038] 以覆盖温感二极管17的方式形成有氧化膜28。氧化膜28及A1配线10、21、23被 保护膜29覆盖。保护膜29是在厚度2000A?10000A且折射率为2. 2?2. 7的SInSiN半 绝缘膜上层叠厚度为2000A?10000A且折射率为1. 8?2. 2的绝缘膜而形成的。
[0039] 下面，说明本实施方式的半导体装置的制造方法。在半导体衬底1上堆叠氧化膜 16并形成厚度为500A?5000A的多晶硅膜，向整个面以1E12?lE14[l/cm 2]注入磷或砷， 确定型层20的浓度。通过照相制版，对多晶硅膜进行图案化，而形成温感二极管17的 构造。
[0040] 对半导体衬底1进行蚀刻至深度2 μ m?10 μ m而形成沟槽25。在沟槽25的内壁 利用热氧化而形成厚度500A?1500A的氧化膜26,形成厚度3000A?15000A的多晶硅 膜并填入在沟槽25内，由此形成沟槽电极27。
[0041] 在P+型层19的部分，以1E13?lE16[l/cm2]注入硼，在n +型层18的部分，以 1E13?lE16[l/cm2]注入磷或砷，利用热处理（900°C?1200°C，30分钟?120分钟）进行 活性化。
[0042] 进行厚度为3000A?10000A的氧化膜28的堆叠，并使接触部分开口后，利用蒸 镀或溅射形成厚度为1 μ m?10 μ m的A1膜。将A1膜进行图案化而形成A1配线10、21、 23。接着，形成保护膜29,将进行导线配线的发射极电极12或栅极焊盘11等上的保护膜 29去除。最后，将半导体衬底1的背面研磨为期望的厚度，在半导体衬底1的背面，通过离 子注入和热处理，形成η型缓冲层13和p型集电极层14。
[0043] 在本实施方式中，温感二极管17并不在沟槽内部，而是在没有构造方面的限制的 半导体衬底1上。因此，能够构成大面积的温感二极管17,能够提高ESD耐量。
[0044] 另外，氧化膜16上的温感二极管17配置为远离作为热发生源的IGBT15的发射极 区域，但沟槽电极27能够配置在发射极区域的附近。因此，通过将向半导体衬底1内部延 伸的沟槽电极27与温感二极管17连接，能够提高对半导体衬底1内部温度的灵敏度。因 此，即使在由于异常动作等而IGBT15的温度急剧上升的情况下，也能够瞬间追随。
[0045] 另外，沟槽25内壁的氧化膜26厚度是温感二极管17之下的氧化膜16厚度的 1/2?1/3,导热性良好。因此，经由沟槽电极27接受热量的温感二极管17,对温度变化的 响应性良好。
[0046] 另外，沟槽电极27与η +型层18连接，因此，能够使瞬间流过温感二极管17的浪 涌电流逃向沟槽电极27, ESD耐量提高，并且，能够进行高速响应。
[0047] 另外，温感二极管17、沟槽电极27及沟槽栅极8能够利用相同的多晶硅膜同时形 成，因此，能够降低制造成本。此外，代替多晶硅，也可以使用掺杂多晶硅或非晶硅。
[0048] 图4是表示本发明的实施方式1涉及的温感二极管的变形例1的俯视图。沟槽电 极27与ρ +型层19连接。通过将距离发射极区域最远的ρ +型层19与沟槽电极27连接， 由此，元件内的温度均匀性变得良好，温度特性的波动降低。另外，能够向ρη结附近传递温 度，因此能够进行高速响应。
[0049] 图5是表示本发明的实施方式1涉及的温感二极管的变形例2的俯视图。沟槽电 极27经由A1配线30与f型层20连接。由此，散热性提高，因此，能够高温动作，并且，进 行1?速响应。
[0050] 实施方式2
[0051] 图6是表示本发明的实施方式2涉及的半导体装置的剖面图。沟槽电极27配置在 η +型层18的正下方，与η +型层18 -体地形成。由此，易于传递热变动，高速响应性提高。 另外，能够使瞬间流过温感二极管17的浪涌电流逃向沟槽电极27,因此，ESD耐量提高。
[0052] 图7是表示本发明的实施方式2涉及的半导体装置的变形例1的剖面图。沟槽电 极27配置在ρ +型层19的正下方，与ρ +型层19 一体地形成。图8是表示本发明的实施方 式2涉及的半导体装置的变形例2的剖面图。沟槽电极27配置在η -型层20的正下方，与 η ^型层20 -体地形成。
[0053] 图9是表示本发明的实施方式2涉及的半导体装置的变形例3的剖面图。沟槽电 极27具有：与η +型层18 -体地形成的第1沟槽电极27a ;与ρ +型层19 一体地形成的第 2沟槽电极27b ;以及与η ^型层20 -体地形成的第3沟槽电极27c。在这些变形例1?3 的情况下，也与图6所示的实施方式2同样地，高速响应性提高，能够降低制造成本，ESD耐 量提商。
[0054] 实施方式3
[0055] 图10是表示本发明的实施方式3涉及的半导体装置的剖面图。沟槽电极27配置 在P+型层19和η ^型层20之间的p + η^结的正下方。p + η^结延伸至沟槽电极27内。
[0056] 下面，参照附图，说明本实施方式涉及的半导体装置的制造方法。图11至图14是 表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。
[0057] 首先，如图11所示，在半导体衬底1的正面上形成氧化膜16。形成穿过氧化膜16 而从半导体衬底1的正面向内部延伸的沟槽25。在氧化膜16上及沟槽25内，隔着氧化膜 26而形成多晶硅膜31。向多晶硅膜31以1E13?lE16[l/cm 2]注入硼，并进行热处理，从 而形成η ^型层20。
[0058] 接着，如图12所示，将多晶硅膜31利用氧化膜32覆盖，并在氧化膜32上形成开 口。将该氧化膜32作为掩膜使用而向多晶硅膜31的一部分以1Ε13?lE16[l/cm 2]注入 磷或砷并进行热处理，由此形成η +型层18。
[0059] 接着，如图13所示，关于多晶硅膜31，在将沟槽25为界而分出的左侧区域开口， 将右侧区域利用氧化膜33覆盖。将该氧化膜33作为掩膜使用，向多晶硅膜31的左侧以 1Ε13?lE16[l/cm 2]注入磷或砷。
[0060] 接着，如图14所示，对沟槽25部分的多晶硅膜31进行局部的RTA(Rapid Thermal Annealing,快速热退火)处理，使杂质向沟槽25的深度方向扩散而形成p + η^结。RTA处理 例如具有激光退火、电子束退火、灯退火、脉冲灯退火等。RTA处理的温度为650?950°C， RTA处理的功率为任意。
[0061] 在这里，多晶硅膜31较薄，因此，容易引起电场集中。与此相对，在本实施方式中， Ρ + r^结延伸至沟槽电极27内，因此，能够用较小的空间而增大结的截面积。因此，ESD耐 量提1?。另外，散热性提1?，因此，能够1?温动作，并且还能1?速响应。
[0062] 另外，在通常的RTA处理中杂质会扩散至多晶硅整体中，但通过进行局部的RTA处 理，从而能够使杂质仅向深度方向扩散，形成截面积较大的pn结。而且，通过对RTA处理的 时间、功率等条件进行调整，从而能够对扩散的深度、即结面积进行调整，能够高精度地调 整特性。
[0063] 图15是表示本发明的实施方式3涉及的半导体装置的变形例1的剖面图。沟槽 电极27配置在η ^型层20和η +型层18之间的η ^ η +结的正下方，η ^ η +结延伸至沟槽电 极27内。在这里，多晶硅膜31较薄，因此，容易引起电场集中。与此相对，在本实施方式中， η +结延伸至沟槽电极27内，因此，能够用较小的空间而增大结的截面积。因此，ESD耐 量提1?。另外，散热性提1?，因此，能够进行1?温动作，并且，还能1?速响应。
[0064] 图16是表示本发明的实施方式3涉及的半导体装置的变形例2的剖面图。沟槽 电极27具有：在p+型层19和rT型层20之间的p + rT结的正下方配置的沟槽电极27d ;以 及在型层20和η +型层18之间的rTη +结的正下方配置的沟槽电极27e。p + rT结延伸 至沟槽电极27d内，η ^n+结延伸至沟槽电极27e内。由此，能够得到图10的构造和图16 的构造这两者的效果。
[0065] 图17是表示本发明的实施方式3涉及的半导体装置的制造方法的变形例的剖面 图。形成将氧化膜16和多晶硅膜31覆盖的氧化膜34,在结部分形成开口。也可以将该氧 化膜34作为掩膜使用而对多晶硅膜31进行局部的RTA处理。
[0066] 此外，半导体衬底1并不限定于由硅形成，也可以利用与硅相比带隙较宽的宽带 隙半导体形成。宽带隙半导体例如是碳化硅、氮化镓类材料或金刚石。利用这种宽带隙半 导体形成的半导体装置，耐压性、容许电流密度较高，因此能够小型化。通过使用该小型化 的装置，也能够将组装有该装置的半导体模块小型化。另外，装置的耐热性高，因此，能够 将散热器的散热片小型化，能够将水冷部进行空冷化，因此，能够进一步将半导体模块小型 化。另外，装置的电力损耗降低、效率高，因此能够将半导体模块高效率化。
【权利要求】
1. 一种半导体装置，其特征在于，具有：半导体衬底；第1绝缘膜，其形成在所述半导体衬底的正面上；温感二极管，其形成在所述第1绝缘膜上；以及沟槽电极，其隔着第2绝缘膜而填入在从所述半导体衬底的所述正面向内部延伸的沟 槽内，并与所述温感二极管连接。
2. 根据权利要求1所述的半导体装置，其特征在于， 所述温感二极管及所述沟槽电极由多晶硅或非晶硅构成。
3. 根据权利要求1或2所述的半导体装置，其特征在于， 所述第2绝缘膜的厚度比所述第1绝缘膜的厚度薄。
4. 根据权利要求1或2所述的半导体装置，其特征在于， 该半导体装置还具有半导体元件，该半导体元件形成在所述半导体衬底上，所述沟槽电极与所述温感二极管相比，配置在所述半导体元件的附近。
5. 根据权利要求1或2所述的半导体装置，其特征在于， 所述温感二极管具有η +型层、p +型层及η -型层，所述沟槽电极与所述η +型层连接。
6. 根据权利要求1或2所述的半导体装置，其特征在于， 所述温感二极管具有η +型层、ρ +型层及η -型层，所述沟槽电极与Ρ +型层连接。
7. 根据权利要求1或2所述的半导体装置，其特征在于， 所述温感二极管具有η +型层、ρ +型层及η -型层，所述沟槽电极与所述η -型层连接。
8. 根据权利要求5所述的半导体装置，其特征在于， 所述沟槽电极与所述η +型层一体地形成。
9. 根据权利要求6所述的半导体装置，其特征在于， 所述沟槽电极与所述Ρ +型层一体地形成。
10. 根据权利要求7所述的半导体装置，其特征在于， 所述沟槽电极与所述η -型层一体地形成。
11. 根据权利要求1或2所述的半导体装置，其特征在于， 所述温感二极管具有η +型层、ρ +型层及η -型层，所述沟槽电极具有：与所述η+型层一体地形成的第1沟槽电极；与所述ρ+型层一体地 形成的第2沟槽电极；以及与所述η ^型层一体地形成的第3沟槽电极。
12. 根据权利要求1或2所述的半导体装置，其特征在于， 所述温感二极管具有η +型层、ρ +型层及η -型层，所述沟槽电极配置在所述Ρ +型层和所述η -型层之间的ρ + η -结的正下方，所述Ρ + 结延伸至所述沟槽电极内。
13. 根据权利要求1或2所述的半导体装置，其特征在于， 所述温感二极管具有η +型层、ρ +型层及η -型层，所述沟槽电极配置在所述η -型层和所述η +型层之间的η - η +结的正下方，所述n - η +结延伸至所述沟槽电极内。
14. 一种半导体装置的制造方法，其特征在于，具有下述工序： 在半导体衬底的正面上形成第1绝缘膜的工序；形成从所述半导体衬底的所述正面向内部延伸的沟槽的工序；在所述第1绝缘膜上及所述沟槽内，隔着第2绝缘膜形成多晶硅膜的工序；所述多晶硅膜具有以所述沟槽为界而分成的第1区域和第2区域，向所述多晶硅膜的 所述第1区域注入第1杂质的工序；向所述多晶硅膜的所述第2区域注入第2杂质的工序；对所述沟槽部分的所述多晶硅膜进行局部的RTA即快速热退火处理，使所述第1杂质 和所述第2杂质向所述沟槽的深度方向扩散而形成结的工序。
【文档编号】H01L21/329GK104218099SQ201410162956
【公开日】2014年12月17日 申请日期:2014年4月22日 优先权日:2013年5月29日
【发明者】藤井秀纪 申请人:三菱电机株式会社