功率晶体管的制作方法
【专利摘要】公开了一种功率晶体管。功率晶体管包括许多晶体管单元。每个晶体管单元包括源极区、漏极区、本体区和栅极电极。每个源极区被布置在半导体本体的第一半导体翅片中。每个漏极区被至少部分地布置在半导体本体的第二半导体翅片中。第二半导体翅片沿半导体本体的第一水平方向与第一半导体翅片间隔开。每个栅极电极被布置在与第一半导体翅片相邻的沟槽中，与本体区相邻，并且通过栅极电介质与本体区介电绝缘。第一半导体翅片和第二半导体翅片的每一个具有在第一水平方向上的宽度和在第二水平方向上的长度，其中所述长度大于所述宽度。
【专利说明】功率晶体管
【技术领域】
[0001]本发明的实施例涉及功率晶体管，诸如功率场效应晶体管。
【背景技术】
[0002]功率晶体管，特别是功率场效应晶体管，诸如功率MOSFET (金属氧化物场效应晶体管)或功率IGBT(绝缘栅双极型晶体管)被广泛用作诸如马达驱动应用的驱动应用，或者诸如AC/DC转换器、DC/AC转换器或DC/DC转换器的功率转换应用中的电子开关。
[0003]存在提供一种能够阻断高电压，并且具有低的比导通电阻(乘以功率晶体管的半导体面积(芯片大小)的导通电阻)的功率晶体管的需要。
【发明内容】
[0004]第一实施例涉及一种功率晶体管。功率晶体管包括半导体本体，所述半导体本体包括沿半导体本体的第一横向方向间隔开的多个半导体翅片。半导体层沿半导体本体的竖向方向邻接半导体翅片。多个半导体翅片包括第一组第一半导体翅片和第二组第二半导体翅片。功率晶体管还包括多个源极区，漏极区，本体区和栅极电极。每个源极区至少部分地布置在第一组的一个半导体翅片中。每个漏极区至少部分地布置在第二组的一个半导体翅片中。每个本体区被布置在多个源极区中的一个和多个漏极区中的一个之间。每个栅极电极被布置在与多个第一半导体翅片中的一个相邻的对应沟槽中，与多个本体区中的一个相邻，并且通过栅极电介质与所述多个本体区中的一个介电绝缘。源极节点与源极区中的每一个电耦接，漏极节点与漏极区中的每一个电耦接，并且栅极节点与栅极电极中的每一个电耦接。
[0005]第二实施例涉及一种功率晶体管。所述功率晶体管包括多个晶体管单元。所述多个晶体管单元中的每一个包括至少部分地布置在半导体本体的第一半导体翅片中的源极区，和至少部分地布置在半导体本体的第二半导体翅片中的漏极区。第二半导体翅片沿半导体本体的第一水平方向与第一半导体翅片间隔开。本体区被布置在源极区和漏极区之间。栅极电极被布置在与第一半导体翅片相邻的沟槽中，与本体区相邻，并且通过栅极电介质与本体区介电绝缘。第一半导体翅片和第二半导体翅片中的每一个具有在第一水平方向上的宽度，和在第二水平方向上的长度，其中所述长度大于所述宽度。
【专利附图】
【附图说明】
[0006]现在将参考附图解释示例。附图用于图解基本原理，从而只图解了为理解基本原理所必需的各方面。附图不是成比例的。在附图中，相同的参考标号指明相同的特征。
[0007]图1图解按照一个实施例的功率晶体管的竖向截面图；
图2图解图1中所示的功率晶体管的水平截面图；
图3图解按照又一个实施例的功率晶体管的竖向截面图；
图4图解按照另一个实施例的功率晶体管的竖向截面图； 图5图解图4中所不的功率晶体管的水平截面图；
图6图解在另一个竖向截面平面中的图4和图5中所示的功率晶体管的竖向截面图； 图7图解按照另一个实施例的功率晶体管的竖向截面图；
图8图解按照另一个实施例的功率晶体管的竖向截面图；以及图9图解按照再一个实施例的功率晶体管的竖向截面图。
[0008]在下面的详细描述中参照随附的附图。附图形成描述的一部分，并且以图解方式示出其中可实践本发明的特定实施例。应理解在此描述的各个实施例的特征可以相互结合，除非另外特别标明。
【具体实施方式】
[0009]图1和图2图解按照一个实施例的功率晶体管。图1示出其中集成有功率晶体管的有源器件区的半导体本体100的一部分的竖向截面图，并且图2示出在其位置在图1中被指示的截面平面B-B中，半导体本体100的水平截面图。参照图1和图2，功率晶体管包括多个实质相同的晶体管单元10(图1和图2中，这些晶体管单元中只有一个被标记有参考标号)。每个晶体管单元10包括在半导体本体100的第一半导体翅片110中的源极区11，至少部分地布置在半导体本体100的第二半导体翅片120中的漏极区12，和布置在源极区11和漏极区12之间的本体区13。第二半导体翅片120沿半导体本体100的第一水平方向X与第一半导体翅片110间隔开。每个晶体管单元10还包括栅极电极21。栅极电极21被布置在与第一半导体翅片110相邻的沟槽中，与本体区13相邻，并且通过栅极电介质22与本体区13介电绝缘。另外，第一半导体翅片110和第二半导体翅片120的每一个在第一水平方向X上各具有宽度wl、w2，并且参照图2，在半导体本体100的第二水平方向y上具有长度I。第二方向y基本上垂直于第一方向X。第一半导体翅片110和第二半导体翅片120的每一个的长度I分别大于宽度wl和w2。
[0010]按照一个实施例，第一半导体翅片110的宽度wl基本上等于第二半导体翅片120的宽度w2，S卩，wl=w2。按照另一个实施例，其中集成有漏极区12的第二半导体翅片120比其中集成有源极区11的第一半导体翅片110宽(具有更大的宽度)。按照一个实施例，第二半导体翅片120的宽度w2和第一半导体翅片110的宽度wl之间的比w2/wl为至少1.5，至少2，至少5，或者甚至至少10。
[0011]在第一半导体翅片110和第二半导体翅片120中的一个的长度I和对应的宽度w(其中w分别表示第一半导体翅片110和第二半导体翅片120的宽度wl、w2中的一个)之间的比为至少100(1E2)，至少1000 (1E3)，或者甚至至少10000 (1E4)。按照一个实施例，w在50nm(纳米)和10nm之间，并且I在500nm和1Mm(微米)之间。
[0012]在图1中所示的实施例中，半导体本体100还包括沿半导体本体100的竖向方向z邻接第一半导体翅片110和第二半导体翅片120的半导体层130。半导体本体100的竖向方向z垂直于第一半导体翅片110和第二半导体翅片120的水平表面101。在图1中所示的实施例中，每个晶体管单元10的本体区13被布置在半导体层130中。在该特定实施例中，半导体层130包括邻接各个晶体管单元10的第一半导体翅片110和第二半导体翅片120，并形成各个晶体管单元10的本体区13的一个连续半导体区。在这个实施例中，栅极电极21与在沟槽的底部的本体区13相邻，并且通过在沟槽的底部的栅极电介质22与本体区13介电绝缘。
[0013]在图1中所示的实施例中，源极区11沿着第一半导体翅片110的整个深度d，从第一表面101向下延伸到半导体层130，并且漏极区12沿着第二半导体翅片120的整个深度d，从第一表面101向下延伸到半导体层130。按照一个实施例，深度d在500nm和2000nm之间。然而，这只是示例。下文中解释其它实施例。
[0014]通过使源极区11电耦接到公共源极端子S，通过使漏极区12电耦接到公共漏极端子D，和通过使栅极电极21电耦接到公共栅极端子G，并联连接各个晶体管单元10。图1中仅仅示意地图解了源极、漏极和栅极端子S、D、G。图1和图2中示意地示出的功率晶体管可被实现为η型晶体管或P型晶体管。在η型晶体管中，源极区11和漏极区12是η掺杂的，而本体区13是P掺杂的，并且在P型晶体管中，源极区11和漏极区12是P掺杂的，而本体区13是η掺杂的。另外，晶体管可被实现为增强型晶体管或耗尽型晶体管。在增强型晶体管中，互补于源极区11来掺杂本体区13，并且本体区13邻接栅极电介质22。在耗尽型晶体管中，沿着栅极电介质22并且在栅极电介质22和本体区13之间，存在具有与源极区相同的掺杂类型的沟道区(未示出)。
[0015]可使图1和图2的功率晶体管像常规的功率晶体管，特别是像常规的功率MOSFET那样操作。就是说，当在漏极端子D和源极端子S之间应用负载电压时，和当向在其中分别集成有源极区11和漏极区12的第一半导体翅片110和第二半导体翅片120之间的本体区13中生成导通沟道(反型沟道)的栅极端子G应用驱动电势时，功率晶体管导通电流。在η型增强型晶体管中，要被应用于栅极端子21以便接通功率晶体管的驱动电势相对于源极电势(源极端子S的电电势)为正的电电势，并且在P型增强型晶体管中，要被应用于栅极电极21以便接通功率晶体管的驱动电势相对于源极电势为负的电电势。
[0016]源极区11的掺杂浓度例如在1Ε18和1Ε21之间的范围内，漏极区12的掺杂浓度例如在1Ε15和1Ε21之间的范围内，并且本体区13的掺杂浓度例如在1Ε14和1Ε17之间的范围内。
[0017]在图1和图2中所示的功率晶体管中，经由半导体本体100的第一表面101，可接近源极区11、漏极区12和栅极电极21，并且因此，在第一表面101的区中，源极区11、漏极区12和栅极电极21可被分别连接到对应的源极端子S、漏极端子D和栅极端子G。这提供几个优点。首先，半导体本体100可在与第一表面101相对的第二表面处被安装到热沉。另夕卜，功率晶体管能够被容易地与可被集成在同一半导体本体100中的其它半导体器件互连(图1和图2中未示出这些其它半导体器件)。
[0018]图1和图2中所示的功率晶体管易于按比例缩放。就是说，在制造功率晶体管时，通过合适地选择晶体管单元10的数目，能够容易地调整功率晶体管的电流额定值。按照一个实施例，功率晶体管包括至少100个(1Ε2)，至少1000个(1Ε3)，或者甚至至少10000个(1Ε4)晶体管单元。
[0019]在图1和图2的功率晶体管中，每个晶体管单元分别包括布置在第一半导体翅片110和第二半导体翅片120之间的沟槽中的一个栅极电极21。在这个实施例中，两个晶体管单元共用第一半导体翅片110。就是说，两个晶体管单元的源极区11被布置在一个第一半导体翅片110中。同样地，两个晶体管单元共用一个第二半导体翅片120。就是说，两个相邻的晶体管单元10使它们的漏极区12集成在一个第二半导体翅片120中。
[0020]尽管一个晶体管单元10只包括其中集成有源极区11的一个第一半导体翅片110，和其中集成有漏极区12的一个第二半导体翅片120，但是整个功率晶体管包括在半导体本体100的第一横向方向上间隔开的多个半导体翅片，和在半导体本体100的竖向方向上邻接各个半导体翅片110、120的半导体层130。所述多个半导体翅片被再分成第一组第一半导体翅片110和第二组第二半导体翅片120。从多个源极区11，每个源极区11被布置在一个第一半导体翅片110中，并且从多个漏极区12，每个漏极区被布置在一个第二半导体翅片120中。
[0021]漏极区12可具有基本上均匀的掺杂浓度。按照图3中图解的另一个实施例，漏极区包括第一漏极区部分和第二漏极区部分1?，其中第二漏极区部分122具有比第一漏极区部分低的掺杂浓度。第二漏极区部分122邻接本体区13，并且第一漏极区部分U1连接到漏极端子D。第一漏极区部分U1的掺杂浓度可对应于前文中针对漏极区12解释的掺杂浓度(在lE18cm_3和lE21cm_3之间)。第二漏极区部分122的掺杂浓度例如在IEHcnT3和lE18cnT3之间的范围内。第二漏极区部分122可邻接第一漏极区部分U1(如图3中图解那样)。按照另一个实施例(未图解)，在第一漏极区部分U1和第二漏极区部分122之间，布置具有与第一漏极区部分和第二漏极区部分122中相同的掺杂类型，但是比第二漏极区部分122更高地掺杂、并且比第一漏极区部分U1更低地掺杂的场截止区。
[0022]按照一个实施例，第二漏极区部分122具有基本上均匀的掺杂浓度。按照另一个实施例，第二漏极区部分1?的掺杂浓度朝着本体区13减小。
[0023]邻接本体区13第二漏极区部分122的帮助增加功率晶体管的电压阻断能力，并且还可被提及为漏极扩展或漂移区。漂移区1?邻接本体区13，并且与本体区13形成ρη结。当功率晶体管被关断时，就是说，当本体区13中的导通沟道被中断时，并且当在漏极端子D和源极端子S之间应用负载电压时，本体区13和漂移区122之间ρη结被反向偏置，以使得耗尽区(空间电荷区)在漂移区1?中扩展。当漂移区122与本体区13相比被更低地掺杂时，空间电荷区主要在漂移区1?中扩展，并且漂移区122主要吸收在漏极端子D和源极端子S之间应用的负载电压。
[0024]参照图3，源极区11可包括耦接到源极端子S的第一源极区部分Il1，和位于第一源极区部分Il1和本体区13之间，并且邻接第一源极区部分Il1和本体区13的第二源极区部分112。第二源极区部分Il2可包括单晶半导体材料，并且可具有如上面参照图1和图2中所示的源极区11解释的掺杂浓度。第一源极区部分Il1可包括具有高于第二源极区部分Il2的掺杂浓度的掺杂浓度的单晶半导体材料和多晶半导体材料中的一个。按照另一个实施例，第一源极区部分Il1包括金属，诸如铝(Al)、铜(Cu)、钨(W)、合金、或者诸如硅化物的金属一半导体化合物。这种情况下，第一半导体翅片110只包括第二源极区部分Il2，而包括金属的第一源极区部分Il1位于半导体翅片之上。按照一个实施例，第二源极区部分Il2的竖向尺寸(其为在半导体本体100的竖向方向上的尺寸)小于第一源极区部分Il1的竖向尺寸(其为在半导体本体100的竖向方向上的尺寸)。按照一个实施例，第一源极区部分Il1的竖向尺寸和第二源极区部分Il2的竖向尺寸之间的比高于5:1，高于10:1，或者甚至高于20:1。
[0025]应当注意到，具有两个漏极区部分12ρ122的漏极区12并不局限于被用在图3中所示的实施例中，而是还可在上面解释的和在下面解释的实施例的每一个中实现。同样地，具有两个源极区部分Il1Ul2的源极区11并不局限于被用在图3中所示的实施例中，而是还可在上面解释的和在下面解释的实施例的每一个中实现。
[0026]源极端子S也连接到本体区13，以使得当功率晶体管被关断时，本体区13和漂移区122之间的ρη结被反向偏置。图1和图3中仅示意地图解了源极端子S和本体区13之间的电连接。
[0027]在图1和图3中所示的其中各个晶体管单元10的本体区13被布置在第一半导体翅片110和第二半导体翅片120之间的半导体层130中的实施例中，通过栅极电介质22使栅极电极21和本体区13介电绝缘，并且通过沿着半导体翅片的侧壁的绝缘层(介电层)23使栅极电极21与第一半导体翅片110和第二半导体翅片120介电绝缘。在这些实施例中，栅极电极21基本上沿着第一半导体翅片110和第二半导体翅片120的整个深度d延伸。通过分别合适地选择在栅极电极21和第一半导体翅片110之间，以及在栅极电极21和第二半导体翅片120之间的绝缘层23的厚度，能够调整功率晶体管的栅极一源极电容(其为栅极电极21和源极区11之间的电容)，和功率晶体管上的栅极一漏极电容(其为栅极电极21和漏极区12之间的电容)。
[0028]参照图4，通过实现栅极电极21以使得栅极电极21分别基本上位于各个沟槽的底部区中，但是不沿着第一半导体翅片I1和第二半导体翅片120的整个深度d延伸，可以减少栅极一源极电容和栅极一漏极电容。按照一个实施例，各个栅极电极21的高度h(各个栅极电极21在半导体本体100的竖向方向z的尺寸)小于第一半导体翅片110和第二半导体翅片120的深度(高度)的50%。
[0029]参照示出在水平截面平面B-B中的功率晶体管的水平截面图，和在竖向截面平面C-C中的功率晶体管的另一个竖向截面图的图5和图6，沿着第二水平方向y延长的各个栅极电极21的每一个包括一个或更多个导电通孔24，所述导电通孔24通过绝缘层23与第一半导体翅片110和第二半导体翅片120介电绝缘,并且延伸到第一表面101,在第一表面101它们可被电连接到栅极端子G。
[0030]图7示出按照另一个实施例的功率晶体管的竖向截面图。为了便于图解，图7中未分别图解源极端子、漏极端子和栅极端子，以及它们与源极区U、漏极区12和栅极电极21的连接。参照图7，各个晶体管单元10的本体区13被布置在第一半导体翅片110中。在图7中图解的实施例中，本体区13与半导体层130间隔开。然而，这只是示例。功率晶体管也可被实现为使得本体区13位于第一半导体翅片110的底部，并且与半导体层130邻接。
[0031]参照图7，每个晶体管单元10的栅极电极21与第一半导体翅片110的侧壁相邻，与本体区13相邻，并且通过栅极电介质22与本体区13介电绝缘。参照图7，两个相邻的晶体管单元的栅极电极21位于第一半导体翅片110的相邻的相对侧壁处，从而两个栅极电极21被布置成彼此相对，并且本体区13被布置在相对的栅极电极21之间。
[0032]参照图7，每个晶体管单元10的漏极区12可包括在第一表面101的区中的第二半导体翅片120中的更高掺杂的第一漏极区部分U1，和更低掺杂的第二漏极区部分(漂移区)122。在这个实施例中，漂移区122被布置在第一漏极区部分下的第二半导体翅片120中，被布置在邻接第一半导体翅片110和第二半导体翅片120的半导体层130中，和被布置在本体区13之下并且邻接本体区13的第一半导体翅片110中。
[0033]关于各个半导体区的掺杂浓度的解释相应地应用于图7的功率晶体管。类似于上文中解释的功率晶体管，图1的功率晶体管可被实现为增强型晶体管(增强型MOSFET)。这种情况下，本体区13具有与源极区11的掺杂浓度互补的掺杂浓度。按照另一个实施例，本体区13具有与源极11和漂移区相同的掺杂类型。这种情况下，功率晶体管是可通过向栅极电极21应用驱动电势以使得栅极电极21，或者更具体地，两个相对的栅极电极21夹断在源极区11和漂移区1?之间的本体区13中的导通沟道，而被关断的耗尽型晶体管。在耗尽型晶体管中，本体区13也可被连接到源极端子S。
[0034]参照上面的解释，第二半导体翅片120可以比第一半导体翅片110宽。这可以有助于减少功率晶体管的导通电阻，特别是在其中漏极区包括更低掺杂的第二漏极区部分122(漂移区)的那些情况下。图8示出其中第二半导体翅片120比第一半导体翅片110宽的图7的功率晶体管的变形。当然，这可相应地应用于参照图1到图6解释的晶体管器件。
[0035]在上文中参照图1到图8解释的实施例中，沿半导体本体100的第一水平方向X，交替地布置第一半导体翅片110和第二半导体翅片120。然而，这只是示例。尤其是在其中本体区13位于第一半导体翅片110中，从而漏极区的一部分在第一半导体翅片110和第二半导体翅片120下面的半导体层130中的那些实施例中，可沿第一水平方向X相继布置两个或更多的第一半导体翅片110。图9中示意地图解了这种情况。在图9的实施例中，示出了沿第一水平方向X相继布置的两个第一半导体翅片110。在图9中示出的半导体本体100的部分中，在两个第一半导体翅片110之间，存在一个包括第二漏极区部分122的第二半导体翅片120。然而，这只是示例。按照另一个实施例，两个或更多的第二半导体翅片120可被布置在两个第一半导体翅片110之间。类似于上文中解释的实施例，第二半导体翅片120可以比第一半导体翅片110宽。
[0036]在上文的描述中，参照描述的图的定向，使用了诸如“顶部”、“底部”、“前”、“后”、“前沿”、“尾沿”等的方向用语。由于可按许多不同的定向放置实施例的组件，因此，方向用语只是用于图解的目的而绝不是进行限制。应理解可以利用其它实施例，并且可以在不脱离本发明的范围的情况下作出结构或逻辑上的改变。因此，下面的详细描述不应看作是限制的意义，并且本发明的范围由所附权利要求限定。
[0037]尽管已公开了本发明的各个示例性实施例，但对本领域的技术人员来说，显然可以在不脱离本发明的精神和范围的情况下作出将实现本发明的一些优点的各种改变和修改。对本领域的技术人员来说，将显而易见的是可以合适地代替执行相同功能的其它组件。应当提到的是参照具体的图解释的特征可以与其它图的特征组合，即使在其中未明确地提到这点的那些情况中也是如此。另外，可以采用使用适当的处理器指令的完全以软件实现，或者采用利用硬件逻辑和软件逻辑的组合来实现相同结果的混合实现，来实现本发明的方法。意图由附加的权利要求覆盖对创造性概念的这样的修改。
[0038]为了易于描述以解释一个元件相对于第二个元件的定位，使用了诸如“在…之下”、“在…下面”、“下部”、“在…之上”和“上部”等的空间关系用语。除了和在图中描绘的定向不同的定向之外，这些用语还意图涵盖器件的不同定向。另外，诸如“第一”和“第二”等的用语也用于描述各个元件、区、部分等，并也不意图进行限制。贯穿于描述，相同的用语提及同样的元件。
[0039]如在此使用的那样，用语“具有”、“包含”、“包括”和“含有”等是指示所陈述的元件或特征的存在，但是不排除附加的元件或特征的开放式用语。代词“一个”、“某个”和“这个”意图意图包括复数和单数，除非上下文清楚地另外指示。
[0040]应谨记在上面的变化和应用的范围的情况下，应当理解本发明既不由前面的描述限制，也不由随附的附图限制。替代地，本发明只由以下的权利要求及其法律等同物限制。
[0041]要理解除非另外地具体标明，否则在此描述的各个实施例的特征可被相互组合。
【权利要求】
1.一种功率晶体管，包括: 半导体本体，包括沿所述半导体本体的第一横向方向间隔开的多个半导体翅片，和沿所述半导体本体的竖向方向邻接半导体翅片的半导体层，其中所述多个半导体翅片包括第一组第一半导体翅片和第二组第二半导体翅片； 多个源极区，其中每个源极区至少部分地布置在第一组的一个第一半导体翅片中；多个漏极区，其中每个漏极区至少部分地布置在第二组的一个第二半导体翅片中；多个本体区，其中每个本体区被布置在所述多个源极区中的一个和所述多个漏极区中的一个之间； 多个栅极电极，其中每个栅极电极被布置在与多个第一半导体翅片中的一个相邻的对应沟槽中，与所述多个本体区中的一个相邻，并且通过栅极电介质与所述多个本体区中的一个介电绝缘； 与源极区中的每一个电耦接的源极节点； 与漏极区中的每一个电耦接的漏极节点；和 与栅极电极中的每一个电耦接的栅极节点。
2.按照权利要求1所述的功率晶体管，其中所述多个本体区中的每一个被布置在所述半导体层中。
3.按照权利要求1所述的功率晶体管，其中所述多个本体区中的每一个被布置在所述多个第一半导体翅片中的一个中。
4.按照权利要求1所述的功率晶体管，其中漏极区中的至少一个包括与漏极电极耦接的第一部分，和与所述第一部分相比被更低地掺杂并且邻接所述多个本体区中的一个的第二部分。
5.按照权利要求4所述的功率晶体管，其中所述第一部分和所述第二部分具有相同的掺杂类型。
6.按照权利要求4所述的功率晶体管，其中所述第一部分具有和所述第二部分的掺杂类型互补的掺杂类型。
7.按照权利要求1所述的功率晶体管，其中源极区中的至少一个包括与源极电极耦接的第一部分，和邻接所述多个本体区中的一个的第二部分。
8.按照权利要求7所述的功率晶体管，其中源极区的所述第二部分包括单晶半导体材料，并且其中源极区的所述第一部分包括选自由以下构成的组的材料: 与源极区的所述第二部分相比被更高地掺杂的单晶半导体材料； 与源极区的所述第二部分相比被更高地掺杂的多晶半导体材料； 金属合金；和 金属半导体化合物。
9.按照权利要求1所述的功率晶体管，其中所述多个本体区具有与所述多个源极区的掺杂类型互补的掺杂类型，和与所述多个源极区的掺杂类型对应的掺杂类型中的一个。
10.按照权利要求1所述的功率晶体管， 其中所述多个半导体翅片的每一个包括在所述半导体本体的第一水平方向上的宽度，和在基本上垂直于第一方向的第二水平方向上的长度；和其中所述长度大于所述宽度。
11.按照权利要求10所述的功率晶体管，其中第二组的第二半导体翅片的宽度大于第一组的第一半导体翅片的宽度。
12.按照权利要求11所述的功率晶体管，其中长度和宽度之间的比至少为100:1。
13.按照权利要求1所述的功率晶体管，其中所述多个半导体翅片的数目至少为100。
14.按照权利要求1所述的功率晶体管，其中所述多个漏极区中的每一个被部分地布置在所述半导体层中。
15.按照权利要求1所述的功率晶体管，其中沿第一水平方向，交替地布置第一组的第一半导体翅片和第二组的第二半导体翅片。
16.—种功率晶体管,包括多个晶体管单元,其中所述多个晶体管单元中的每一个包括: 布置在半导体本体的第一半导体翅片中的源极区； 至少部分地布置在所述半导体本体的第二半导体翅片中的漏极区，其中所述第二半导体翅片被沿着所述半导体本体的第一水平方向与所述第一半导体翅片间隔开； 布置在所述源极区和所述漏极区之间的本体区；和 栅极电极，其中所述栅极电极被布置在与所述第一半导体翅片相邻的沟槽中，与所述本体区相邻，并且通过栅极电介质与所述本体区介电绝缘； 其中所述第一半导体翅片和所述第二半导体翅片中的每一个具有在所述第一水平方向上的宽度，和在第二水平方向上的长度，其中所述长度大于所述宽度。
17.按照权利要求16所述的功率晶体管，还包括: 源极端子、漏极端子和栅极端子， 其中所述多个晶体管单元中的每一个的源极区被耦接到所述源极端子， 其中所述多个晶体管单元中的每一个的漏极区被耦接到所述漏极端子，以及 其中所述多个晶体管单元中的每一个的栅极电极被耦接到所述栅极端子。
18.按照权利要求16所述的功率晶体管，还包括: 沿所述半导体本体的竖向方向，邻接所述第一半导体翅片和所述第二半导体翅片的半导体层； 其中所述本体区被布置在所述半导体层中。
19.按照权利要求16所述的功率晶体管，其中所述本体区被布置在所述第一半导体翅片中。
20.按照权利要求16所述的功率晶体管， 其中两个晶体管单元共用一个第一半导体翅片；和 其中两个晶体管单元共用一个第二半导体翅片。
21.按照权利要求16所述的功率晶体管， 其中所述漏极区包括第一部分和第二部分；和 其中所述第二部分与所述第一部分相比被更低地掺杂并且邻接所述本体区。
22.按照权利要求21所述的功率晶体管，其中所述第一部分和所述第二部分具有相同的掺杂类型。
23.按照权利要求21所述的功率晶体管，其中所述第一部分具有和所述第二部分的掺杂类型互补的掺杂类型。
24.按照权利要求16所述的功率晶体管，其中所述本体区具有与所述源极区的掺杂类型互补的掺杂类型，和与所述源极区的掺杂类型对应的掺杂类型中的一个。
25.按照权利要求16所述的功率晶体管， 其中所述多个半导体翅片中的每一个包括在所述半导体本体的所述第一水平方向上的宽度，和在基本上垂直于第一方向的第二水平方向上的长度；和其中所述长度大于所述宽度。
26.按照权利要求25所述的功率晶体管，其中所述第二半导体翅片的宽度大于所述第一半导体翅片的宽度。
27.按照权利要求26所述的功率晶体管，其中长度和宽度之间的比至少为100:1。
28.按照权利要求16所述的功率晶体管，其中晶体管单元的数目至少为100。
29.按照权利要求16所述的功率晶体管，还包括: 在所述半导体本体的竖向方向上邻接所述第一半导体翅片和所述第二半导体翅片的半导体层， 其中所述漏极区被部分地布置在所述半导体层中。
30.一种功率晶体管，包括: 半导体本体； 设置在所述半导体本体中的至少100个晶体管单元，每个单元包括在翅片中形成的源极区和漏极区，和在所述源极区和所述漏极区之间的一部分翅片之上的栅极电极； 耦接到所述至少100个晶体管单元中的每一个的源极区的公共源极端子； 耦接到所述至少100个晶体管单元中的每一个的漏极区的公共漏极端子；和 耦接到所述至少100个晶体管单元中的每一个的栅极电极的公共栅极端子。
【文档编号】H01L29/78GK104347721SQ201410385781
【公开日】2015年2月11日 申请日期:2014年8月7日 优先权日:2013年8月7日
【发明者】S.特根 申请人:英飞凌科技德累斯顿有限责任公司