栅极先制的高介电常数金属栅极方法所形成的全硅化栅极的制作方法
【专利摘要】本发明涉及栅极先制的高介电常数金属栅极方法所形成的全硅化栅极，当形成场效晶体管时，一个常见的问题是在栅极电极中的金属薄膜和形成在其上的半导体材料(通常是多晶硅)之间的接口处形成的萧特基障壁(Schottky barrier)。本领域中所习知的全硅化栅极可克服这个问题。然而，该源极和漏极区域以及该栅极电极的硅化通常是同时实行，从而阻碍全硅化栅极的形成。本发明所请求的方法提出了二个连续的硅化工艺，他们相对于彼此地分离(decoupled)。在第一硅化工艺中，形成金属硅化物来形成和源极和漏极区域的接口而不影响该栅极电极。在第二硅化工艺中，形成具有和该栅极电极的接口的金属硅化物层而不影响该晶体管的源极和漏极区域。
【专利说明】栅极先制的高介电常数金属栅极方法所形成的全硅化栅极
【技术领域】
[0001]一般而言，本发明关于集成电路，尤其是关于包含具有金属层的栅极的晶体管。
【背景技术】
[0002]在现代的电子器件中，晶体管是主要的组件。目前，数百万个晶体管可以被设置在现在可得的复杂集成电路中，譬如微处理器、CPU、储存芯片等等。包含在集成电路中的晶体管具有尽可能小的典型尺寸是关键的，以便实现高积集密度。
[0003]最广泛应用的其中一种技术是互补式金氧半导体(Complementary metal-oxidesemiconductor, CMOS)技术，其中互补式场效晶体管(field effect transistor, FET),例如，P沟道FET和N沟道FET，被用来形成电路组件，譬如反向器和其他逻辑门，以设计高度复杂的电路构装。
[0004]晶体管通常形成在由基板支撑的半导体层内所定义的主动区域中。目前，大部分集成电路所形成的层是由硅所制作，其可以设置成单晶、多晶或非晶形式。其他材料，譬如举例而言，掺杂原子或离子，可以被导入到原始的半导体层中。
[0005]在制造具有低于50nm的典型栅极尺寸的晶体管时，所谓的“高介电常数/金属栅极”(high-k/metal gate, HKMG)技术现已成为新的制造标准。依据HKMG工艺流程,包含在该栅极电极中的绝缘层是由高k材料构成。这是对比于传统的氧化物/多晶硅(poly/S1N)方法，其栅极电极绝缘层典型地由氧化物构成，在硅基器件的情况下较佳地是二氧化硅或氮氧化硅。
[0006]目前，在半导体制造工艺中存在二种不同的方法用于实现HKMG。在称为栅极先制(gate-first)的第一种方法中，该工艺流程类似于在传统poly/S1N方法所使用者。先实行该栅极电极的形成，该栅极电极包含高k介电薄膜和功函数金属薄膜，接着是晶体管制作的后续步骤，例如，定义源极和漏极区域、该基板表面的硅化部分、金属化等等。另一方面，依据第二种方法，又被称为栅极后制(gate-last)或替换栅极(replacement gate),譬如掺杂离子注入、源极和漏极区域形成和基板硅化等工艺步骤是在存在有牺牲伪栅极下实行的。在已经执行高温的源极和漏极区域形成和所有的硅化退火循环之后，该伪栅极被真实栅极取代。
[0007]HKMG使得在该栅极电极中的绝缘层的厚度能够增加，从而在即使晶体管沟道的典型尺寸低到30nm或更低的情况下，可显着地降低通过该栅极的漏电流沟道。然而，HKMG的实施带来了新的挑战并需要相对于传统poly/S1N技术的新的整合方法。
[0008]举例而言，为了调整栅极电极种类的功函数，需要找到新材料以将晶体管临界电压调整到想要的水平。
[0009]在栅极先制HKMG方法中，为了将晶体管临界电压调整到想要的水平，硅/锗(SiGe)合金薄膜被沉积到硅层的表面上。因为该薄膜的一部分被包含在FET的沟道区域中，所以该SiGe薄膜又常常被称为“沟道硅锗”。
[0010]因为外延成长在硅上的外延硅锗承受了压应力，所以硅锗合金也可以用来导入想要的应力分量(stress component)到P沟道FET的沟道区域中。这是想要的效应，因为当沟道区域承受压应力时，该沟道在P沟道FET的沟道区域中的空穴的迁移性已知会增加。因此，可以在邻接该沟道区域的FET的源极和漏极区域的部分形成沟槽。硅锗合金可接着外延成长在该沟槽中。该硅锗也通常被称为“嵌入式硅锗”。
[0011]再者，在HKMG技术中，薄“功函数金属”层插入在该高k介电质和设在该高k介电质上方的该栅极材料之间。藉由改变该金属层的厚度，可因此调整临界电压。该栅极金属层可包含，举例而言，钽(Ta)、钨(W)、氮化钛(TiN)或氮化钽(TaN)。功函数金属(譬如举例而言，铝)也可以被包含在该栅极金属层中。
[0012]因为形成在该栅极金属层的顶部上的该栅极材料通常是半导体(举例而言，多晶娃)，所以萧特基障壁(Schottky barrier)被建立在该栅极金属层和该栅极半导体材料之间的接口。这会限制电路切换速度而在不想要的情况下使AC效能恶化。
[0013]图1a到Ic显示依据习知的栅极先制HKMG方法的晶体管制造工艺的一些态样。
[0014]图1a示意地例示在先进制造阶段中的半导体结构100的剖面图。在半导体层102中形成隔离区域102b之后获得该半导体结构100。隔离区域102b已经形成为浅沟槽隔离。该半导体层102，典型地包含单晶硅，是形成在基板101上，基板可以由任何适当的载体(carrier)所构成。
[0015]接着在该半导体层102中形成主动区域102a。这可能包含实行一个或多个阱注Λ (well implantat1n)。主动区域是被理解成一个或多个晶体管将要形成在其中或其上的半导体区域。为了方便显示，例示单一个主动区域102a，其被隔离区域102b横向地限制住。
[0016]图1a显示FET 150在定义该主动区域102a之后已经被形成。在该栅极先制HKMG中，栅极结构160形成在该主动区域102a的上表面上。虽然未图标，在形成该栅极结构160之前，薄硅锗膜可能已经沉积在该主动区域102a的表面上。
[0017]该栅极结构160是通过连续地堆栈不同的材料层来形成，这些材料层被连续地图案化以获得想要的栅极结构大小和尺寸。制作该栅极结构的堆栈包含:形成在该主动区域102a的表面上的绝缘层161、栅极金属层164、栅极材料162、以及邻接该栅极材料162并将其上表面曝露在外的盖帽层(未图示)。该栅极堆栈通常被间隔物结构163侧向地界定，在后续的工艺阶段中，该间隔物结构163可以有利地用作为注入掩模。
[0018]形成在该主动区域102a的表面上的该绝缘层161包含高k材料。该栅极金属层164形成在该绝缘层161和该栅极材料162之间，以调整晶体管临界电压。直接地形成在该栅极金属层164的上表面上的该栅极材料162典型地包含半导体，譬如多晶硅。该盖帽层形成在该栅极堆栈的顶部且通常由绝缘、相对较坚韧的材料构成，譬如举例而言，氮化硅(Si3N4)。
[0019]当需要时，在形成该栅极结构160之后，嵌入式硅锗合金层可以形成在该主动区域102a中。
[0020]之后，执行数个注入以定义晶体管150的源极和漏极区域151。该注入可包含晕圈/延伸注入(halo/extens1n implants),造成在该主动区域102a中的延伸区域151e和晕圈区域(未图标)。在实行晕圈/延伸注入之后，该间隔物结构163可变宽，且可执行另外的一系列注入以形成该源极和漏极区域151的深入区域151d。
[0021]依据传统工艺流程，在实行这些注入之前，该绝缘盖帽层从该栅极结构160的顶部被移除。典型地，在形成该栅极结构160之后并在实行该晕圈/延伸注入之前移除该盖帽层。在移除该盖帽层之后，该栅极结构160将该栅极材料162曝露在外，如图1a所示。
[0022]退火步骤接续在定义源极和漏极区域151的一系列注入之后。实行退火是为了激发注入的掺杂物并允许结晶结构从注入的伤害中复原。
[0023]在该退火步骤之后，形成金属硅化物层以降低该晶体管150的电极的接触电阻。该金属硅化物的形成的制造工艺示意地例示在图1b和Ic中。
[0024]如图1b所示，难熔金属层108沉积在该半导体结构100曝露出来的面上。该难熔金属层108可包含，举例而言，譬如镍、钛、钴等等的金属。较佳地，该难熔金属层108包含镍。该难熔金属层108还可包含钼，在一些情况下，钼可促进镍单硅化物(nickelmonosilicide)更为均勻地形成。
[0025]随后对该半导体结构100施加热处理以促成该层108的金属原子和该半导体结构100曝露出来的表面的娃原子之间的化学反应。
[0026]图1c显示由于该热处理而形成的镍硅化物区域153和162a，其实质上包含低电阻率的镍单硅化物。特别是，该金属硅化物层153部分形成在该主动区域102a中且部分形成在该主动区域102a的顶部上，因此和该源极和漏极区域151形成接口。另一方面，该金属硅化物层162a形成在该栅极结构160的顶部上，因此和在沉积该金属层108之前曝露出来的该栅极材料162形成接口。应注意到，包含在该侧壁间隔物结构163和该隔离区域102b中的硅材料未实质上参与该热处理工艺期间所引起的化学反应，因为硅材料存在在这些特征中只作为热稳定的二氧化硅及/或氮化硅材料。
[0027]如上所述，由上述制造流程所产生的晶体管会被形成在该栅极金属层164和该栅极材料162之间的接口的萧特基障壁的缺点影响。为了去掉这个萧特基障壁，较便利的是形成有足够厚度的金属硅化物层162a，用以直接形成和该栅极金属层164的接口。
[0028]达到这个目标的一种方法是形成所谓的“全硅化”栅极，其中，该金属硅化物层162a完全地取代该栅极材料162，以便直接接触该栅极金属层164。形成全硅化栅极结构的方法的范例可以在美国专利第6，821，887号中发现。在此应用中，适当地选择该栅极结构的高度，以在上述的硅化工艺中允许全部的栅极材料和该难熔金属反应。
[0029]然而，习知技术中形成全硅化栅极结构的方法使用和如上所述的在该源极/漏极区域上形成该金属硅化物层153以及在该栅极顶部上形成该金属硅化物层162a相同的硅化步骤。因此，该栅极金属硅化物层162a的厚度和该源极/漏极金属硅化物层153的厚度是相关的。这是一个严重的限制，因为该源极/漏极金属硅化物层153的厚度可能无法增加到超出最大值。一般而言，该源极/漏极金属硅化物层153的厚度必须明显地小于该半导体层102的厚度。随着典型器件尺寸的缩小，这个问题变得越来越紧急，因为，举例而言，该栅极长度也需要源极和漏极区域151在垂直方向上对应地微缩。
[0030]因此，使用习知的方法实际上是难以获得全硅化栅极并同时保持该源极/漏极金属硅化物层的厚度在一个足够低的值。因此，产生了对于允许形成有想要的厚度的该源极/漏极金属硅化物层和该栅极金属/硅化物层的改良晶体管制造方法的需求。
【发明内容】
[0031]以下呈现了本发明的简化概要以便提供对本发明的一些态样的基本理解。此概要并非本发明的详尽综述。此概要并非意在标识本发明的关键要件，也并非意在描绘本发明的范围。该概要的唯一目的是以简化的形式呈现本发明的一些概念，以作为稍后呈现的更详细描述的前序。
[0032]本发明是基于可以将源极和漏极区域的硅化工艺和该栅极电极的硅化工艺分离以改善晶体管的制造工艺的新颖和创新的想法。基于这个想法，一个晶体管的形成方法包含形成栅极结构在半导体层上，该栅极结构在其上表面上曝露出形成在栅极材料上的顶部绝缘层；形成该晶体管的源极和漏极区域在该半导体层中；形成具有和该源极和漏极区域的接口的第一金属硅化物层，该第一金属硅化物层是在存在有该顶部绝缘层的情形下被形成的；在形成该第一金属硅化物层之后，从该栅极结构移除该顶部绝缘层以曝露出该栅极材料；以及在移除该顶部绝缘层之后，在该栅极结构中形成第二金属硅化物层，该第二金属硅化物层被形成以至少部分地替换该栅极材料。当形成该第一金属硅化物层在该源极/漏极区域上时，该栅极被该顶部绝缘层遮蔽，因此避免金属硅化物形成在该栅极的顶部上。在移除该顶部绝缘层之后，第二金属硅化物层接着被形成在该栅极结构的顶部上。因此，该第一和第二硅化工艺被彼此分离开。这使得该第一和第二金属硅化物层的厚度能够独立地优化。特别是，可以获得全硅化栅极而不必同时增加该源极/漏极金属硅化物层的厚度。
[0033]有利的是，当在该栅极顶部上形成该第二金属硅化物层时，可以遮蔽该源极和漏极区域的的表面。以此方式，已经形成在该源极/漏极区域中的该第一金属硅化物层不会被该第二硅化工艺(亦即，造成在该栅极上的该第二金属硅化物层的形成的工艺)影响。这完全地将该第一和第二硅化工艺彼此分离。
【专利附图】
【附图说明】
[0034]参考以下叙述并结合附图可以更了解本揭露，其中相同的附图标记意指类似的组件，且其中:
[0035]图1a到Ic示意地显示依据先前技术的工艺流程的连续步骤中的包含晶体管的半导体结构的剖面图；以及
[0036]图2a到2j示意地显示依据本发明的一实施例的工艺流程的连续步骤中的半导体结构的剖面图。
[0037]虽然本文所揭露的标的容许各种的修改及替代形式，但其特定的实施例已通过附图中的例子来显示，并在本文中详细描述。然而，应该了解的是，本文中特定实施例的描述不是为了要限制本发明所披露的特定形式，相反地，本发明欲涵盖落入本发明的精神与范畴内的所有修改物、相等物、以及替代物，其将如附加的权利要求书所定义。
【具体实施方式】
[0038]下面将说明本发明的各种例示性实施例。为了清楚起见，本说明书中并不记载实际实施方式中的所有特征。当然，应该理解，在研发任何这种实际实施例的过程中，必须考虑许多具体的实施因素来达到研发人员的特定目的，诸如符合系统相关以及商业相关的约束，这些约束在各个实施方式中都是不同的。而且，应该理解，这种研发的努力可能是复杂并且耗时的，虽然如此，本领域技术人员受益于本公开内容也能正常地实现。
[0039]现在参照附图描述本发明主题。附图中示意的各种结构、系统及器件只是出于解释目的并用以避免由本领域技术人员已知的细节模糊本揭露。但是，该些附图被包括来描述并解释本揭露的实施例。这里所用的词语和词组的意思应当解释为与相关领域技术人员对该些词语及词组的理解一致。在本文中的连贯使用的术语或词组并不意图隐含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意义，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0040]应注意到，当适合的时候，用来描述例示在图2a到2j中的各种组件的附图标记实质上对应于以上用来描述例示在图1a到Ic中的对应组件的附图标记，除了用于对应的特征的开头号码从I改成2。举例而言，半导体器件100对应于半导体器件200、栅极绝缘层161对应于栅极绝缘层261、栅极电极160对应于栅极电极260等等。因此，使用来指明本发明的一些组件的附图标记名称可能在图2a到2j中例示，但可能不会在以下的说明书中特别描述。在这些例子中，应了解到，未在以下详细描述的显示在图2a到2j中的被标记的组件实质上对应于显示在图1a到Ic中具有相似标记的组件，并且已经描述在以上的相关的说明书中。
[0041]再者，应该注意的是，除非特别指出，可能在以下使用的任何关于位置或方向的术语例如“上部”、“下部”、“在…上”、“邻接”、“上方”、“下方”、“在…之上”、“在…之下”、“顶部”、“底部”、“垂直”、“水平”等等，应该建立在该术语在参考图式中的关于构件或组件的正常或日常意思的描述上。举例而言，参考例示在图2a中的半导体器件200的示意剖面图，应了解到栅极电极结构260是形成在该主动区域202a “上方”并且该栅极金属层264是形成在栅极材料262 “之下”或“下方”。
[0042]图2a显示实质上对应依据图1a所示的先前技术的制造方法的先进制造阶段中的半导体结构200的剖面图。
[0043]该半导体结构200包含其中已经形成有隔离区域202b的半导体层202。隔离区域202b可包含，举例而言，浅沟槽隔离。隔离区域202b侧向地定义主动区域202a。虽然只有一个主动区域202a显示在图2a中，但在该半导体层202中可以形成多个主动区域202a。已经实行一个或一系列的注入工艺(例如，阱注入)，以提供想要的掺杂分布(doping profile)给该主动区域202a。
[0044]依据一个具体实施例，该半导体层202包含硅。依据一个特定具体实施例，该半导体层202包含单晶硅。
[0045]该半导体层202是形成附接于基板201。该基板201可代表任何适当的载体材料，且该半导体层202可以形成绝缘体上覆娃(silicon-on-1nsulator, SOI)结构。或者,该半导体层202可以形成在该基板201的块材中。
[0046]虽然未图示，半导体合金薄膜(例如，沟道硅锗薄膜)可能已经外延形成在该半导体层202的表面上。
[0047]该半导体结构200包含部分形成在该半导体层202中且部分形成在该半导体层202上的晶体管250。该晶体管250可以是FET，举例而言，N沟道FET或P沟道FET。举例而言，该晶体管250可能和相反极性的第二晶体管(未图示)形成用在CMOS技术中的一对。
[0048]该晶体管250包含栅极结构260，其在定义该主动区域202a之后以及(需要时)在形成该沟道硅锗薄膜之后，形成在该半导体层202的表面上。该栅极结构260较佳地是依据HKMG技术来形成。依据特定具体实施例，依据栅极先制HKMG技术来实现该栅极结构260。
[0049]因此，该栅极结构260包括包含有高k材料的栅极绝缘层261。所谓高k材料是指具有高于10的介电常数“k”的材料。在栅极电极中用作为绝缘层的高k材料的范例是氧化钽(Ta2O5)、氧化锶钛(SrT13)、氧化铪(HfO2)、氧化硅铪(HfS1)、氧化锆(ZrO2)等等。
[0050]该栅极结构260还包括形成在该栅极绝缘层261上的栅极金属层264，以允许临界电压的调整。该栅极金属层264可包含譬如钽或钨的金属。较佳地，该栅极金属层264包含氮化物，譬如举例而言，氮化钛或氮化钽。一定比例的功函数金属种类(譬如铝等等)可被包含在该栅极金属层264中和其他材料结合。
[0051]栅极材料262随后形成在该栅极金属层264上。典型地，该栅极材料262包含半导体。在一些具体实施例中，该栅极材料262包含多晶硅。如上所述，萧特基障壁是不希望被建立在该栅极金属层264和该栅极材料262之间的接口。
[0052]盖帽层266最后形成在该栅极材料262的顶部上。该盖帽层266包含向该栅极结构260的外部曝露的上表面。该盖帽层266典型地包含坚韧的绝缘体，譬如举例而言，氮化硅。
[0053]依据一个具体实施例，该栅极结构260的长度(亦即，该栅极材料262朝着图2a中的水平方向的延伸)小于50nm。依据特定具体实施例，该栅极结构260的长度是28nm或更小。
[0054]在形成该栅极结构260之后，沟槽可以形成在该栅极结构260旁边，其可以用例如硅锗合金的半导体合金外延填充。该半导体合金可以被嵌入在该主动区域202a中以施加预定的应力给该晶体管250的该沟道区域。这在P沟道FET的例子中可能是想要的，其中，已知压应变分量有利于增加该沟道区域中的空穴的迁移性。
[0055]在形成该栅极结构260之后，当需要时，在嵌入该半导体合金到该主动区域202a中之后，定义该晶体管250的源极和漏极区域251。这可以通过执行一系列的离子注入来达成。
[0056]在第一注入阶段，形成该源极/漏极区域251的晕圈区域(未图标)和延伸区域251e。该延伸区域251e定义该晶体管250的该沟道区域255的长度。有利地，在晕圈/延伸注入中，该间隔物结构263可以用作为注入掩模。该间隔物结构263可以形成在该栅极结构260的侧壁上或形成为邻接该栅极结构260的侧壁。该间隔物结构263也执行保护包含在该栅极堆栈中的敏感材料的任务，该敏感材料譬如是，举例而言，包含在该栅极金属层264中的材料。
[0057]依据先前技术中习知的方法，该栅极结构260的该盖帽层266在实行该晕圈/延伸注入之前会被移除。相反地，在本揭露中，在该晕圈/延伸注入期间保留该盖帽层266。
[0058]在实行该晕圈/延伸注入之后，实行进一步的注入阶段以形成该源极/漏极区域251的深入区域251d。方便的是，在该晕圈/延伸注入和深入注入之间，该间隔物结构263可能已经被拓宽，使得当实行该深入注入时能够作为适当厚度的注入掩模。此外，深入注入是在该盖帽层存在的情形下实行的。
[0059]在实行该晕圈/延伸注入和该深入源极/漏极注入之后，实行退火步骤以激发该掺杂成分并允许该半导体层202的晶格在该注入伤害后复原。
[0060]在定义该源极/漏极区域251并实行该激发退火之后，对该半导体结构200执行第一硅化工艺以形成电性接触该源极和漏极区域251的金属硅化物层。该第一硅化工艺示意地显不在图2b和2c中。
[0061]图2b显示接续在图2a所示的阶段之后的制造工艺阶段中的该半导体结构200。难熔金属层208a已经沉积在该半导体结构200的表面上。该难熔金属层208a包含以上描述层108时所提到的任何金属。较佳地，该难熔金属层208a包含镍。对比于依据先前技术的方法，该难熔金属层208a的沉积是在该栅极盖帽层266存在的情形下实行的。
[0062]在沉积该难熔金属层208a之后，施加第一热处理至该半导体结构200，以便起始在该208a层中的金属原子以及该源极和漏极区域251与该金属层208a接触的区域中的硅原子之间的化学反应，从而形成实质上包含低电阻率镍单硅化物的金属硅化物区域。在该第一热处理之后，移除该208a层中未反应的金属原子。
[0063]图2c显示施加该第一热处理的结果。金属硅化物层253形成在该主动区域202a中和该主动区域202a顶部上，以便形成和该源极和漏极区域251的接口。该金属硅化物层253较佳地是包含镍硅化物。该难熔金属层208a的厚度和该第一热处理的参数(譬如温度和加热时间)经过适当选择以便得到想要的该金属硅化物层253的厚度。
[0064]应注意到，在该第一热处理中，在该间隔物结构263中和在该盖帽层266中的硅原子不会参与到和该208a层的金属的化学反应，因为其促成热稳定的二氧化硅或氮化硅层的形成。因此，既然该第一硅化工艺是在该间隔物结构263和该盖帽层266存在下执行的，所以在沉积该难熔金属层208a和施加该第一热处理之后，没有金属硅化物区域形成在该栅极结构260的顶部。以此方式，可以选择该第一硅化工艺的参数以得到想要的该金属硅化物层253的厚度，而不影响后续将要形成在该栅极结构260顶部上的金属硅化物层的特性。
[0065]在完成上述的该第一硅化工艺之后，移除该栅极盖帽层266并对该半导体结构200实行第二硅化步骤以形成电性接触该晶体管250的该栅极电极260的金属硅化物层。图2d到2i示意地显示依据具体实施例的该盖帽层移除步骤和该第二硅化工艺。
[0066]如图2d所示，在实行该第一硅化工艺之后，涂布层270被沉积到该半导体结构200的表面上。该涂布层270较佳地是包含延展性金属。可以形成该涂布层270的材料包含:环氧树脂、丙烯酸脂、乙烯基化学物质以及含有硅或金属的有机金属化合物。该涂布层270也可以是介电材料，譬如苯环丁烯(butylcyclobutene, BCB)、各种聚酰亚胺或低介电常数材料。依据一个先进具体实施例，该涂布层270可包含旋涂玻璃。
[0067]可以使用广为接受的薄膜沉积技术来沉积该涂布层270。依据一个具体实施例，该涂布层270是旋转涂布在该半导体层200的表面上。当该涂布层270包含旋涂玻璃时，这个具体实施例是较佳的。较佳地，该涂布层270是首先沉积以便完全地覆盖该半导体结构200而不让其任何部分曝露出来。
[0068]在沉积之后，可以平坦化该涂布层270。依据一个先进具体实施例，该涂布层270包含光学平坦化层(optical planarizat1n layer, 0PL)。在这个情况中，可以藉由将该涂布层270压抵刚性的、透明的平坦表面并固化它，从而有效地平坦化该涂布层270。可以透过该透明表面发射紫外光辐射至该涂布层270或加热该涂布层270来完成该涂布层270的固化。由于该平坦化步骤的结果，该涂布层270的上表面270s是实质上平坦的并位在实质水平的平面上，如图2d所示。
[0069]如图2e所示，在如上参考图2d的平坦化之后，可以回蚀刻(back-etched)该涂布层270。该回蚀刻281可以是等向性或非等向性蚀刻。实行该回蚀刻281是来移除该涂布层270的上部。特别是，该回蚀刻281移除该涂布层270中足够厚而能将该栅极结构260的上部曝露出来的顶部部分。然后，执行该回蚀刻281直到该栅极结构260想要的部分曝露出来。在实行该回蚀刻281之后，该半导体结构200的表面未被该栅极结构260占据的部分仍然被该涂布层270覆盖。
[0070]虽然上述的制造工艺中该涂布层270被平坦化和回蚀刻，但应了解到可以使用造成涂布层270遮蔽该半导体结构200的表面除了该栅极结构260的上部之外的全部部分的任何方法，如图2e所示。举例而言，可以使用光阻作为该涂布层270，该光阻可以被沉积和适当的图案化，以便只曝露出该栅极结构260的上部。
[0071]图2f显示，在曝露出该栅极结构260的顶部部分之后，实行进一步的蚀刻工艺283，以便从该栅极结构260移除该盖帽层266。该蚀刻283可以包含能够移除譬如，举例而言，氧化物或氮化物的绝缘层的任何广为接受的技术。在完成该蚀刻283之后，该栅极材料262是朝向外侧地曝露出来，如图2f所示。应观察到，由于存在有该涂布层270，所以未包含在该栅极结构260中的该半导体结构200的表面的部分不受该蚀刻283影响。
[0072]在从该栅极结构260的顶部移除该盖帽层266之后，执行第二硅化工艺，如图2g和2h不意显不者。参考图2g,第二难熔金属层208b被沉积在该半导体结构200的表面上。较佳地，该第二难熔金属层208b包含和该第一难熔金属层208a相同的材料。然而，该第二难熔金属层208b可能具有和该第一难熔金属层208a不同的厚度。该第二难熔金属层208b形成与该栅极材料262的接口。然而，由于存在有该涂布层270，所以该金属层208b并未接触该主动区域202a的表面,而且和该金属娃化物层253隔离开来。
[0073]在沉积该第二难熔金属层208b之后，对该半导体结构200施加第二热处理以促进在该208b层中的金属原子和在该栅极材料262中的半导体原子(典型的是硅)之间的化学反应。
[0074]图2h显示完成该第二热处理之后的该半导体结构200。该化学反应造成部分在该栅极结构260中且部分在该栅极金属层260的顶部上的金属娃化物层262a的形成。该金属硅化物层262a较佳地是包含镍硅化物并降低该栅极电极的接触电阻。由于该涂布层270的存在，该第二硅化工艺既不影响该金属硅化物层253，也不影响该源极/漏极区域251。在完成该第二硅化工艺之后，移除该金属层208b的全部未反应的金属。
[0075]有利地选择该第二硅化工艺的参数，譬如举例而言，该第二难熔金属层208b的厚度和该第二热处理的温度和时间，以获得金属硅化物层262a想要的厚度。
[0076]该金属硅化物层262a的形成发生在该栅极材料262的消耗。因此，该金属硅化物层262a的厚度增加通常会造成该栅极材料262的厚度减低。图2h显示一特定具体实施例，其中，该金属层208b的厚度足够厚，且该第二热处理施加足够长的时间和足够高的温度，使得在该栅极材料262中的全部半导体原子和该难熔金属层208b反应。从这个工艺产生的该金属硅化物层262a完全地取代该栅极材料262，从而形成和该栅极金属层264的接口。依据如图2h所示的具体实施例，该第二硅化工艺因此产生全硅化栅极。其优点是在于因为该金属硅化物层262a电性接触该栅极金属层264，所以该栅极材料262和该栅极金属层264之间的萧特基障壁被移除。
[0077]在实行该第二硅化工艺之后，可移除该涂布层270。图2i显示已经移除该涂布层270之后的该半导体结构200。金属硅化物层253和262a向外部曝露出来，分别用于允许电性接触该源极/漏极区域251和该栅极电极260。
[0078]因此，依据所提出的方法，该第一硅化和该第二硅化工艺可以彼此分离。因为该第一娃化工艺是在该栅极盖帽层266存在下实施的,在该第一娃化工艺的过程中，没有金属硅化物层形成在该栅极结构260上，造成该金属硅化物层253的形成。另外，因为该涂布层270的存在，该第二硅化工艺造成在该栅极260中的该金属硅化物层262a的形成而不影响先前形成的该金属硅化物层253。以此方法，该第一和第二硅化工艺的参数可以独立于彼此地调整。这造成形成和该金属硅化物层253具有不同特性的该金属硅化物层262a的可能性。举例而言，该金属硅化物层253和262a的厚度可以被独立地调整。特别是，可以获得全硅化栅极，同时保持该金属硅化物层253在适当低的厚度。
[0079]在形成该金属硅化物层253和262a之后，该工艺流程以传统方法继续。图2j显示接续在图2i所示的制造阶段之后的先进制造工艺阶段中的该半导体结构200。
[0080]如图2j所示，在形成该硅化物层253和262a之后，沉积应力材料层220在该半导体结构200的表面上。接着，在从400到500°C范围的温度施加UV固化工艺。
[0081]层间介电层230随后沉积在该应力材料层220上。然后施加蚀刻工艺，举例而言，透过图案化掩模234，以形成通孔开口 272和274。该开口 272曝露出该金属硅化物层253接触该源极和漏极区域251的预定部分。另一方面，通孔开口 274曝露出该金属硅化物层262a接触该栅极260的预定部分。
[0082]最后，可以用金属(例如，钨或铜)填充该通孔开口 272和274，以形成和该晶体管250的源极和漏极区域以及该栅极电极材料的电性接触。
[0083]本发明提供用于形成接触晶体管的源极和漏极区域和该栅极电极的金属硅化物层的便利方法，该晶体管可以是，举例而言，FET0该方法在次50nm制造技术中发现有利的应用。可以有利地结合HKMG技术，特别是栅极先制HKMG技术的框架中来施加该方法。
[0084]以上所述的具体实施例仅是说明性的，因为本发明可以以不同的但等效的方式修改和实施，这些方式对于获得这里讲授的益处的本领域的技术人员是显然的。举例而言，可以不同的顺序实行所阐述的工艺步骤。此外，除在下面的权利要求中描述的之外，不打算限制这里表示的构造或设计的细节。因此证实，以上公开的具体实施例可以改变或修改，并且所有这样的变化认为在本发明的范围和精神内。因而，这里寻求的保护在下面的权利要求书中叙述。
【权利要求】
1.一种晶体管的形成方法，包括: 形成栅极结构在半导体层上，该栅极结构在其上表面上曝露出形成在栅极材料上的顶部绝缘层； 形成该晶体管的源极和漏极区域在该半导体层中； 形成具有和该源极和漏极区域的接口的第一金属硅化物层，该第一金属硅化物层是在存在有该顶部绝缘层的情形下被形成的； 在形成该第一金属硅化物层之后，从该栅极结构移除该顶部绝缘层以曝露出该栅极材料；以及 在移除该顶部绝缘层之后，在该栅极结构中形成第二金属硅化物层，该第二金属硅化物层被形成以便至少部分地替换该栅极材料。
2.如权利要求1所述的方法，其中，该第二金属硅化物层完全地替换该栅极材料，以产生全娃化栅极结构。
3.如权利要求1所述的方法，其中，该栅极结构还包含直接形成在该栅极材料下方的栅极金属层，且其中，形成有该第二金属硅化物层以便和该栅极金属层具有接口。
4.如权利要求1所述的方法，还包括在形成该第一金属硅化物层之后和在形成该第二金属硅化物层之前，在该晶体管的表面上沉积涂布层，以遮蔽该晶体管的该表面的预定部分。
5.如权利要求4所述的方法，其中，被该涂布层所遮蔽的该预定部分包含未被该栅极结构占据的该晶体管的该表面的部分。
6.如权利要求4所述的方法，还包括: 沉积该涂布层以均匀地覆盖该晶体管的该表面；以及 部分地移除该涂布层以曝露该栅极电极结构的上部，该部分地移除是在移除该顶部绝缘层之前实行的。
7.如权利要求4所述的方法，其中，沉积该涂布层包含旋转涂布该涂布层在该晶体管的该表面上。
8.如权利要求4所述的方法，其中，该涂布层包含光学平坦化层。
9.如权利要求4所述的方法，其中，该涂布层包含旋涂玻璃。
10.如权利要求4所述的方法，还包括: 将该涂布层压到平坦表面上，以平坦化该涂布层；以及 在压该涂布层之后并在移除该顶部绝缘层之前，固化该涂布层。
11.如权利要求10所述的方法，其中，该平坦表面是光学透明的，且其中，该固化步骤包含透过该光学透明的平坦表面发射紫外光辐射到该涂布层。
12.如权利要求4所述的方法，其中，形成该第二金属硅化物层是在存在有该涂布层的情形下实行的。
13.如权利要求4所述的方法，还包括在形成该第二金属硅化物层之后，移除该涂布层。
14.如权利要求1所述的方法，其中，该栅极电极结构是依据高介电常数金属栅极方法所形成的。
15.如权利要求1所述的方法，其中，该栅极电极结构具有28nm或更小的长度。
16.如权利要求1所述的方法，其中，该晶体管包含场效晶体管。
【文档编号】H01L21/8238GK104377169SQ201410397510
【公开日】2015年2月25日 申请日期:2014年8月13日 优先权日:2013年8月13日
【发明者】S·弗莱克豪斯基, G·斯彻特茨施, J·亨治尔 申请人:格罗方德半导体公司