晶体管和半导体装置制造方法
【专利摘要】本实用新型涉及晶体管和半导体装置。一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。在一个实施方案中，半导体装置形成为包括延伸至下伏于半导体材料的第一区域的半导体材料的第一部分中的栅极结构。栅极结构将第一区域的一部分分为至少第一载流电极区域和第二载流电极区域。半导体材料的第一部分被构造来形成下伏于栅极结构的栅极导体的晶体管的沟道区域。栅极结构还包括屏蔽导体，屏蔽导体上覆于栅极导体且具有定位在屏蔽导体与栅极导体之间的屏蔽绝缘体。屏蔽绝缘体还具有定位在屏蔽导体与栅极绝缘体的第二部分之间的第二部分和上覆于屏蔽导体的第三部分。根据本实用新型的方面，可以促进高频操作及改进切换频率。
【专利说明】晶体管和半导体装置【技术领域】
[0001]本实用新型大致涉及电子装置，且更具体地涉及半导体、其结构和形成半导体装置的方法。
【背景技术】
[0002]过去，半导体行业利用不同的结构和方法来形成可在两个方向上传导电流穿过晶体管的晶体管。这些晶体管通常被称作双向晶体管或双向场效应晶体管(FET)。一些双向FET是垂直电流晶体管，诸如垂直功率晶体管。通常，双向FET具有限制双向FET的应用的低切换频率。此外，击穿电压通常是低的，尤其在一个方向上。此外，工艺流程是复杂的，这增加制造成本。
[0003]因此，需要具有一种双向晶体管，其具有较高切换频率，具有较佳击穿电压特性并且具有较低成本。
实用新型内容
[0004]本实用新型的一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。
[0005]本实用新型的一个方面涉及一种晶体管，其包括:第一导电类型的半导体衬底，半导体衬底具有第一表面和第二表面；第一导电类型的第一半导体区域，其在半导体衬底的第一表面上；第二半导体 区域，其形成在第一半导体区域内，其中第一半导体区域的第一部分下伏于(underlie)第二半导体区域，第二半导体区域具有第二导电类型；栅极结构，其形成在从第二半导体区域延伸至第一半导体区域的第一部分中的开口中，其中开口将第二半导体区域分为第一载流电极区域和第二载流电极区域；栅极结构的栅极导体，其形成在开口内且上覆于第一半导体区域的第一部分，其中第一载流电极区域的第一侧邻近栅极导体的一侧且与栅极导体横向分隔，且第二载流电极区域邻近栅极导体的另一侧且与栅极导体横向分隔；屏蔽导体，其上覆于栅极导体；和屏蔽绝缘体，其在栅极导体与屏蔽导体之间。
[0006]根据本实用新型的一个方面的晶体管，其中栅极结构不具有下伏于栅极导体的屏蔽导体。
[0007]根据本实用新型的一个方面的晶体管，还包括邻近第一载流电极区域的相对侧的另一个栅极结构，使得屏蔽导体邻近第一载流电极区域的每一侧且与其分隔开。
[0008]根据本实用新型的一个方面的晶体管，其还包括栅极导体与第一半导体区域的第一部分之间的栅极绝缘体，其中晶体管的沟道区域在下伏于栅极导体的第一半导体区域中，使得电流在第一载流电极区域与第二载流电极区域之间的栅极结构下方横向流动。
[0009]本实用新型的另一个方面涉及一种半导体装置，其包括:第一导电类型的半导体材料，其具有第一表面和第二表面；半导体材料的第一区域，其具有第二导电类型；栅极结构，其延伸至下伏于第一区域的半导体材料中，其中栅极结构使第一区域形成为第一载流电极区域和第二载流电极区域，且其中第一载流电极区域的掺杂浓度实质等于第二载流电极区域的掺杂浓度；栅极结构的栅极导体，其至少上覆于半导体材料的第一部分；栅极结构的栅极绝缘体，其具有定位在栅极导体与下伏于栅极导体的半导体材料的第一部分之间的栅极绝缘体的第一部分，其中半导体材料的第一部分被构造来形成晶体管的沟道区域；栅极结构的屏蔽导体，其上覆于栅极导体；屏蔽绝缘体，其具有定位在屏蔽导体与栅极导体之间的第一部分，屏蔽绝缘体具有定位在屏蔽导体与栅极绝缘体的第二部分之间的第二部分。
[0010]根据本实用新型的一个方面的半导体装置，其中栅极结构包括从第一区域的表面延伸至半导体材料中的开口，其中栅极绝缘体定位在开口的底部上且栅极导体定位在开口内和栅极绝缘体上。
[0011]根据本实用新型的一个方面的半导体装置，其中栅极绝缘体的第二部分沿着开口的侧壁定位并且邻接屏蔽绝缘体，且其中屏蔽导体在开口内且上覆于栅极导体。
[0012]本实用新型的又一个方面涉及一种半导体装置，其包括:多层半导体材料，其具有第一导电类型的第一层，具有上覆于第一层的第二导电类型的第一区域，具有从第一区域的表面延伸至第一层中的多个开口，其中多个开口具有侧壁；栅极绝缘体，其形成在多个开口的第一开口的侧壁上；栅极导体材料，其在第一开口内，且其中多个开口将第一区域划分为第一载流电极区域和第二载流电极区域；其中第一载流电极区域的掺杂浓度实质等于第二载流电极区域的掺杂浓度；栅极导体材料，其在第一开口中形成至栅极导体中，其中下伏于栅极导体的第一层的一部分形成半导体装置的沟道区域；屏蔽绝缘体，其形成在第一开口内且上覆于栅极导体；屏蔽导体，其上覆于栅极导体；和源极导体，其在屏蔽导体的一部分上以形成屏蔽导体与第一层之间的电连接。
[0013]根据本实用新型的一个方面的半导体装置，其中多层半导体材料包括第一导电类型的半导体衬底和形成在半导体衬底的第一表面上的第一层；包括具有第一掺杂浓度的半导体衬底和形成有低于第一掺杂浓度的掺杂浓度的第一层；和本体导体，其形成在半导体衬底上的第二表面上。
[0014]根据本实用新型的一个方面的半导体装置，其中多层半导体材料包括多个开口，其形成为从第一层的表面延伸至第一层中，第一层的一部分被掺杂以形成第一区域，其中第一开口在第一区域内。
[0015]根据本实用新型的方面，可以促进高频操作及改进切换频率。可以增大装置的雪崩能量能力并且减小制造成本。
【专利附图】
【附图说明】
[0016]图1图示根据本实用新型的MOS晶体管的实施方案的一部分的电路图；
[0017]图2示意图示根据本实用新型的半导体装置的实施方案的一部分的实例的简化横截面图；
[0018]图3-图6图示根据本实用新型的形成图2的半导体装置的方法的实施方案的实例的部分中的不同阶段；和
[0019]图7图示跨根据本实用新型的晶体管的不同部分取得的图2的晶体管的放大横截面图。【具体实施方式】
[0020]为图示的简单和清楚起见，图中的元件不一定按比例绘制，且不同图中的相同参考数字指示相同元件，除非另有规定。此外，为描述的简单起见，省略众所周知的步骤和元件的描述和细节。如本文中所使用，载流电极指的是装置的元件，其携载电流穿过装置，诸如MOS晶体管的源极或漏极或双极晶体管的发射极或集电极或二极管的阴极或阳极，且控制电极指的是控制穿过装置的电流的装置的元件，诸如MOS晶体管的栅极或双极晶体管的基极。虽然装置在本文中被解释为某些N沟道或P沟道装置或某些N型掺杂区域或P型掺杂区域，但是本领域的普通技术人员将了解补充装置根据本实用新型也是可行的。本领域的普通技术人员了解导电类型指的是通过其发生传导的机制，诸如通过电洞或电子的传导，因此导电类型不是指掺杂浓度而是指掺杂类型(诸如P型或N型)。本领域的普通技术人员将了解如本文中所使用的涉及电路操作的词期间、同时和之时并非意指动作在起始动作时立即发生的精确术语而是可能存在由初始动作起始的反应之间一些小的但合理的延迟，诸如不同的传播延迟。此外，术语同时意指特定动作至少在起始动作的持续时间的一些部分内发生。词大约或实质上的使用意指元件的值具有预计接近规定值或位置的参数。然而，如本领域中众所周知，总是存在微小变化，其使值或位置并非完全如所规定。本领域中已知高达至少百分之十(10%)(且对于半导体掺杂浓度而言高达百分之二十(20%))的变动是偏离精确如所述的理想目标的合理变动。如用在元件名称的一部分中，权利要求或/和具体实施方案中的术语第一、第二、第三和类似术语是用于区分类似元件且不一定用于以排序或以任意其它方式在时间或空间上描述序列。应了解如此使用的术语在适当环境下可互换且本文中所述的实施方案能够以除本文所述或所示以外的其它次序操作。为附图的清楚起见，装置结构的掺杂区域被图示为具有大致直线边缘和精确的角度边角。然而，本领域技术人员了解归因于掺杂剂的扩散和活化，掺杂区域的边缘通常可能并非直线且边角可能并非精确角度。
[0021]此外，描述图示单元设计(其中本体区域是多个单元区域)而非单体设计(其中本体区域由形成为细长样式，通常蛇形样式的单个区域组成)。然而，本描述旨在适用于单元实施方式和单基极实施方式。
[0022]图1图示在可使用晶体管10的应用的实例中连接的双向晶体管10的电路图。晶体管10形成为在两个方向传导电流穿过晶体管10并且跨晶体管10在两个方向上阻挡反向电压。晶体管10包括被构造来提供至晶体管10的控制电极或栅极的控制端子44。晶体管10的本体端子24电连接至晶体管10的本体区域。如下文中进一步所见，晶体管10的本体区域或本体与晶体管10的两个载流电极电隔离。端子24被提供作为晶体管10的外部端子以促进连接外部开关用于晶体管10的双向操作。晶体管的源极通常是连接至晶体管的本体的电极。因为晶体管10的本体不是直接连接至晶体管10的源极或漏极，所以在晶体管10的电路示意图中不清楚晶体管10的哪个载流电极被识别为晶体管10的源极或漏极。例如，本体可被本体二极管68-69隔离。因此，这些被称作载流电极(CCE)。晶体管10的第一载流电极(CCEl)连接至晶体管10的第一载流端子70且晶体管10的第二载流电极(CCE2 )连接至第二电流端子71。如将在下文中所见，第一载流电极和第二载流电极(CCEI和CCE2)可基于施加至其上的偏压而充当晶体管10的源极或漏极。[0023]图1中所示的示例性应用连接包括第一开关或第一开关晶体管200和第二开关或第二开关晶体管204，其促进将晶体管10操作为双向开关以在两个方向上传导电流穿过晶体管10。晶体管200的寄生源极-漏极二极管被图示为二极管201且晶体管204的寄生源极-漏极二极管被图示为二极管205。晶体管10的寄生本体二极管被图示为二极管68-69。
[0024]晶体管200和204可响应于施加至晶体管200和204的栅极电极的信号(未示出)而选择性地启动。在替代实施方案中，晶体管200和204可响应于施加在晶体管10 (如虚线所示)的第一端子和第二端子上的信号而选择性地启动。在美国专利第7，282，406号(其以引用的方式并入本文)中解释了双向晶体管的操作的实例。虽然晶体管10在本文中被图示和描述为N沟道晶体管,但是晶体管10还可实施为P沟道晶体管。
[0025]图2示意图示半导体装置(诸如晶体管10)的实施方案的一部分的实例的放大横截面图。通常，晶体管10包括有源区域11和终止区域12，其以一般方式通过箭头图示。多个晶体管单元形成在有源区域中并且互连在一起以充当一个晶体管。晶体管单元的实例被图示为晶体管单元15-17。虽然下文描述可能重点关注单元16-17和附近材料，但是这样做是为了描述的清楚起见且本领域技术人员将了解描述还适用于晶体管10的其它单元，诸如单元15和可能定位至单元15左侧的邻近单元(未示出)。
[0026]晶体管10包括多个载流电极(CCE)(诸如区域21-23所示)，其取决于施加至CCE(诸如CCEl和CCE2)的电压而充当晶体管10的漏极区域或源极区域。由于晶体管10是横向晶体管，所以每个单元与邻近单元共用一个CCE。如将在下文中进一步所见，单元15-17中的每一个包括第一载流电极(CCEl)的一部分(例如，诸如区域22)和第二载流电极(CCE2)的一部分(例如，诸如区域21和23)。本领域技术人员将了解区域21-23中的任何一个可能是源极或漏极区域，这取决于施加至各自区域的电压。例如，如果晶体管10被偏压使得CCEl (其连接至端子70)是源极电极且CCE2 (其连接至端子71)是漏极电极，那么单元16的源极载流电极(源极CCE)(例如，诸如区域22)充当两个单元16和17的源极载流电极(源极CCE)且单元15和17的漏极载流电极(漏极CCE)(例如，诸如区域21和23)充当两个单元16的漏极载流电极(漏极CCE)。
[0027]单元15-17的每一个还包括栅极结构，诸如单元17的栅极结构20，其以一般方式通过箭头图示。每个栅极结构(例如，诸如栅极结构20)包括屏蔽导体或屏蔽体(诸如屏蔽体48-50)，其上覆于栅极导体或栅极(诸如各自栅极40-42)，其中屏蔽绝缘体45使每个屏蔽体与相应的下伏栅极绝缘。下伏于(underlie)单元16-17的栅极40-41的半导体材料的一部分被构造来形成各单元的沟道区域，因此晶体管10的沟道区域，诸如沟道区域19，其以一般方式通过箭头图示。每个单元的沟道区域下伏于相应的栅极，诸如下伏于栅极41的沟道区域19，使得如以一般方式通过箭头19图示，电流在一个单元的CCE与邻近单元的CCE之间横向流动穿过沟道区域。
[0028]单元15-17通常形成为长条形，其将垂直于图1的页面平面延伸。在其它实施方案中，单元15-17可具有其它形状，诸如圆形或其它几何形状。如本领域中众所周知，单元15-17的每一个充当小型晶体管并且互连在一起以形成一个大型晶体管。
[0029]晶体管10还可包括屏蔽接触结构14，其形成在靠近与区域11的边界的区域12中。在优选实施方案中，结构14的一侧邻接区域29，在其它实施方案中，结构14可与区域29分隔开。晶体管10的栅极接触结构18通常形成在终止区域12中。在一个实施方案中，屏蔽接触结构14包括栅极43、屏蔽导体51和屏蔽绝缘体45，其类似于单元15-17的各自栅极40-42、屏蔽体48-50和绝缘体45形成。屏蔽接触结构14可延伸出图2的页面平面并且在一些点上，屏蔽体51可横向延伸以电连接至所有屏蔽体48-50，以形成至其上的共同电连接。在一些实施方案中，屏蔽体51还诸如沿着屏蔽体51的横向延伸部形成至层27的本体区域部分的电连接。本领域技术人员将了解，在一些实施方案中，栅极接触结构18未延伸出图2的页面平面，而是结构18的图示视图在通常位于栅极结构14的沟槽的末端上的一点上。在其它实施方案中，可能具有多个版本的结构18。个别栅极40-43的材料通常在一些点上电连接至结构18的材料38，且栅极40-43随后诸如通过金属连接或通过诸如经掺杂多晶硅的其它导体连接至彼此。在一些实施方案中，附加可选导体13可应用至晶体管10的衬底25的第二表面。导体13可用于形成至端子24的连接。在一些实施方案中，导体13可省略。在其它实施方案中，屏蔽体51可连接至端子24且连接至位于囊封晶体管10的封装内的区域27以形成至晶体管10本体的连接。
[0030]图3-图6图示形成晶体管10的方法的实施方案的实例的部分中的不同阶段。这些描述参考图1-图6。
[0031]参考图3，晶体管10包括通常具有高掺杂浓度的半导体衬底25。半导体材料层28形成在衬底25上。在衬底25上形成半导体材料层28的一个实例包括在一个表面或衬底25的第一表面上形成外延层27。在一个实施方案中，衬底25可为高度掺杂P型材料且层27可为形成晶体管10的本体区域的P型材料。在另一个实施方案中，衬底25和层27可为多层半导体材料。在另一个实施方案中，衬底25可为N型材料且层27可为轻掺杂P型材料。对于这样一种实施方案，在形成层27之前,附加重掺杂P型层可形成在衬底25上。在这样一种情况下，半导体材料层28可包括两个P型层。
[0032]开口 31-35形成为从层27的表面延伸一距离36至层27中。通常选择距离36使得开口 31-34延伸穿过随后可形成的半导体区域29。开口 31-35可通过多种方法形成，包括在层27上施加及图案化遮罩(未示出)并且蚀刻开口至层27的材料中。虽然本文方法可能重点关注开口 31-33和附近材料，但是这样做是为了描述的清楚起见且本领域技术人员将了解描述还适用于晶体管10的其它单元，诸如单元15和可能定位至单元15左侧的未示出邻近单元。
[0033]栅极绝缘体37沿着开口的底部和侧壁的至少一部分形成。在另一个实施方案中，绝缘体37沿着开口的所有侧壁形成并且还形成在层27的表面上。绝缘体37可通过多种方法形成。例如，遮罩可在形成开口 31-35之后移除且暴露的硅表面可被氧化或绝缘体37可通过沉积或其它技术形成。在另一个实例中，绝缘体37的一部分可通过氧化形成且另一个部分可通过沉积形成。
[0034]导体材料38形成在开口 31-35内。这种导体材料的一部分将最终在开口 31_34内形成栅极40-43。通常，开口 31-35填充有经掺杂多晶硅材料。在其它实施方案中，可使用不同导体材料，诸如硅化物或金属导体。
[0035]在一个实施方案中，如虚线所示，将材料38的一部分从开口 35移除使得材料38的顶部稍微内凹至层27的表面下方。在其它实施方案中，如虚线所示，可将材料38的一部分从所有开口 31-35移除使得材料38的顶部在所有开口 31-35中内凹。在一个实施方案中，可通过施加及图案化遮罩并且蚀刻材料38的暴露部分而移除材料38的部分。
[0036]随后，半导体区域29可形成在晶体管10的有源区域11中的开口之间，诸如开口31-34之间。区域29的部分将最终形成单元的源极/漏极CCE区域，因此，晶体管10的源极/漏极CCE区域。区域29可通过多种方法形成。在优选实施方案中，层27的一部分被掺杂以便形成层27的一部分内的区域29。在优选实施方案中，区域29是N型区域。
[0037]在替代实施方案中，区域29可在形成开口 31-35之前形成。例如，外延层可生长在具有期望导电类型的区域29的层27的表面上且开口 31-34外部的外延层的部分可被相反掺杂以提供层27的其余部分所期望的导电性和掺杂。
[0038]图4图示形成晶体管10的方法的实施方案的实例中的后续阶段。将材料38的第二部分从开口 31-34移除，在开口 31-34底部附近留下材料38的第三部分以形成各自栅极40-43。通常不将材料38从结构18的开口 35移除，但是在其它实施方案中材料38还可能被移除。在一个实施方案中，通过施加及图案化遮罩(未示出)以暴露开口 31-34而非开口35以及蚀刻暴露材料38而移除材料38的部分。在一些实施方案中，如果在移除材料78的第二部分的同时可移除绝缘体的多余部分，那么材料78上方可包括保护层。保护层可包括氮化硅层或其它保护材料。栅极40-43的底部可能恰好与区域29的底部共面以促进形成横向沟道区域，在其它实施方案中，至少栅极40-43的底部的弯曲部分延伸至层27中。在优选实施方案中，栅极40-43的侧壁的一部分形成为比区域29的底部更进一步延伸至层27中。
[0039]随后，屏蔽绝缘体45形成在开口 31-34中且上覆于各自栅极30_43，使得绝缘体45的一部分在栅极40-43与屏蔽导体48-51 (见图1)之间。绝缘体45的厚度通常大于绝缘体37的厚度，使得栅极40-43与屏蔽体48-51 (见图1)之间的绝缘体的厚度比下伏于栅极40-43的绝缘体37的栅极绝缘体部分或在其上形成栅极40-43的绝缘体37的部分的厚度厚。在另一个实施方案中，绝缘体45的厚度可形成为在区域29的表面附近具有厚度且厚度随绝缘体朝向栅极40-43中的一个或每一个延伸至区域29中而减小。一个示例性实施方案被图示为栅极结构77，其以一般方式通过箭头图示。绝缘体45的渐缩将协助选择层27的掺杂浓度以实现低Rdson。例如，绝缘体45可渐缩为具有减小到绝缘体45延伸至区域29中或开口 31中的距离的至少一部分的厚度。在其它实施方案中，当开口 31延伸至区域29中时，开口 31的宽度可形成为窄的。虽然结构77被图示为具有按一个角度偏离直线延伸的锥形，但是锥形可具有各种其它形状。例如，锥形可延伸为具有圆形或矩形边角的一系列阶部或可以曲线形状偏离延伸。此外，绝缘体45内的开口可具有不同的形状，诸如更接近为在开口内具有笔直侧壁。在这样的实施方案中，开口 31的侧壁可具有类似锥形使得绝缘体45内的开口具有笔直侧壁或绝缘体37的厚度可渐缩或绝缘体37可省略。开口 31内绝缘体45的形状可选地可用于绝缘体45的任一个。在另一个实施方案中，结构77的侧壁可形成为倾斜，诸如形成为“V”形或具有平坦底部的“V”形或其它形状，其中侧壁以除九十(90)度以外的角度偏离区域29的表面延伸。虽然这个可选实施方案仅在图4中图示，但是针对所得晶体管10其可维持为任意或所有绝缘体45的形状。
[0040]在不同步骤中形成绝缘体37和45促进形成具有大于绝缘体37的厚度的绝缘体45。在其它实施方案中，绝缘体45可能不比绝缘体37厚。绝缘体45通常还形成在开口 35中的材料38上。在优选实施方案中，绝缘体45通过沉积正硅酸乙酯玻璃(TEOS)层而形成。绝缘体45在栅极40-43上形成且沿着开口 31-34的侧壁形成，在绝缘体45中留下开口 46。在其它实施方案中，绝缘体45可通过其它技术形成，诸如在开口中形成绝缘体且随后绝缘体内蚀刻开口 46。在其它实施方案中，绝缘体45可能并非沿着开口的侧壁的整个剩余长度形成。
[0041]图5图示形成晶体管10的方法的实施方案的实例中的后续步骤中的晶体管10。屏蔽导体48-51形成在各自栅极40-43上方的开口 46内。在一个实施方案中，经掺杂多晶硅层形成在绝缘体45上及开口 46内(诸如图3中的虚线47所示)。随后，可将多晶硅从晶体管10表面移除且也可将开口 46内的多晶娃材料的一部分移除,从而使导体48-51的顶部内凹一距离53至绝缘体45的表面下方。可通过CMP或遮罩及蚀刻或其它技术移除多晶硅。通常，导体48-51的顶部至少不比层27的表面高但是在其它实施方案中可为其它高度。随后，另一个绝缘体52可形成在开口 46的其余部分中及导体48-51上以盖住导体48-51的顶部并且使导体48-51的顶部绝缘。绝缘体52通常还形成在开口 35上方。
[0042]图6图示形成晶体管10的方法的实施方案的实例中的另一个后续步骤中的晶体管10。晶体管10被制备用于在区域21-23内形成接触表面以促进形成至区域21-23的低电阻欧姆接触和区域21-23的导体。源极/漏极开口 60形成在单元之间以暴露开口 31-33之间的区域29的表面的一部分。此外，屏蔽接触开口 61可形成为上覆于屏蔽体51以暴露屏蔽体51的一部分。此外，栅极接触开口 62可形成为上覆于结构18中的材料38以暴露材料38的一部分。在优选实施方案中，在开口 31-33之间移除绝缘体52、45和37的一部分以形成开口 60并且暴露区域29的表面。在一个实施方案中，未不出的遮罩可被施加及图案化以暴露位于开口 32-33之间和/或上覆于结构14和18的绝缘体52的部分。遮罩开口可上覆于绝缘体52的一部分并且还可上覆于屏蔽导体48-50之间的绝缘体37和45的一部分。绝缘体52、45和37的暴露部分被移除以形成开口 60-62。开口 60暴露区域29的表面。
[0043]CCE接触区域形成在通过开口 60暴露的区域29的表面中。通常，区域29的暴露表面被掺杂以形成掺杂区域57-59，以便在区域21-23的材料与将形成在区域57-59上的导体之间形成低电阻欧姆电连接。
[0044]导体材料被施加至掺杂区域57-59以分别在区域57_59上形成CCE导体63_65。此夕卜，屏蔽电极导体66可形成在屏蔽体57上以低电阻电连接至屏蔽体51。由于屏蔽体51可能最终电连接至屏蔽体48-50，所以屏蔽电极导体66也低电阻电连接至所有屏蔽体48-50。在一些实施方案中，屏蔽体51还诸如沿着屏蔽体51的横向延伸部形成至层27的本体区域部分的电连接。例如，绝缘体37和45的一部分可从屏蔽体51的横向延伸部中省略以允许屏蔽体51沿着横向延伸部邻接层27的一部分。此外，栅极电极导体67可形成在结构18的材料38上以低电阻电连接至材料38。由于材料38可能最终电连接至栅极40-42，所以栅极电极导体67也低电阻电连接至所有栅极40-42。
[0045]在一个实施方案中，通过在开口 60-62内施加导体材料层及将导体从绝缘体52的表面移除而形成导体63-67。可通过化学机械抛光(CMP)操作或其它众所周知的操作(诸如蚀刻)移除材料。在优选实施方案中，导体材料是钨，但在其它实施方案中可为其它材料，诸如铝或铜或硅化物。
[0046]再次参考图2，端子导体可形成以促进将CCE区域21-22电连接至容纳晶体管10的封装的外部端子。例如，诸如虚线所示，附加导体可形成为电连接至导体63-67。所述附加导体可类似于通常被称作一层金属或多层金属互连结构的事物。
[0047]在另一个实施方案中，晶体管10可形成为具有针对区域21-23的不均匀掺杂剖面，其针对晶体管10的双向操作的两个方向提供不均匀击穿电压。例如，遮罩可形成在区域22上方且附加植入可在区域21和23中完成以增大区域21和23的掺杂。在这种情况下，当晶体管10在一个方向上操作，使得区域21和23充当漏极时，其与当其在区域22充当漏极的方向上操作时的情况下相比，将具有较低击穿电压。
[0048]晶体管10不具有下伏于栅极40-42中的任何一个或定位在栅极40_42中任何一个与下伏沟道区域之间的屏蔽导体。在一个实施方案中，晶体管10形成为具有针对区域21-23的实质均匀掺杂剖面，其针对晶体管10的双向操作的两个方向提供实质对称的击穿电压。晶体管10还形成为在晶体管10的沟道区域中具有横向电流。这种构造协助为晶体管10提供高操作频率但仍提供低Rdson。此外，栅极结构具有下伏于屏蔽导体但仍上覆于横向沟道区域的栅极导体，其改进晶体管10的可制造性并且减小成本。当与栅极导体的距离增大时，单独的屏蔽绝缘体促进增大屏蔽绝缘体厚度。每个CCE区域(诸如区域21-23)形成在屏蔽导体(诸如屏蔽体48-50)之间，其允许本体区域具有较高掺杂浓度及较低电阻率，这减小晶体管10的Rdson。由沟道至栅极构造形成的横向电流还改进转换速度并且降低晶体管10的沟道电阻。
[0049]在另一个实施方案中，晶体管10可通过省略被示出位于栅极40-43与屏蔽体48-51之间的绝缘体45的部分而形成为具有均匀较低Rdson，使得屏蔽体48-51分别电连接至栅极40-43。这种构造可减小Rdson，而且还可降低晶体管10的切换频率。
[0050]图7图示跨从图2的页面向外延伸的晶体管10的长度取得的晶体管10的放大横截面图。如下文在图2的描述中说明，个别栅极40-43的材料通常在一些点上电连接至结构18的材料38。图7图示将栅极40-43电连接至结构18的材料38的结构的实施方案的一个实例。在该示例性实施方案中，如材料38与栅极43的相交处上的电连接所示，结构18的材料38延伸至与栅极40-43的材料相交。本领域技术人员将了解栅极40-42的材料将平行于栅极43延伸并且还在其间形成电连接，但是从该横截面中无法看到。
[0051]本领域技术人员应了解在一个实施方案中，晶体管可包括:第一导电类型的半导体衬底，所述半导体衬底具有第一表面和第二表面；
[0052]第一导电类型的第一半导体区域(例如，诸如区域27)，其在半导体衬底的第一表面上；
[0053]第二半导体区域(例如，诸如区域29)，其形成在第一半导体区域内，其中第一半导体区域的第一部分下伏于第二半导体区域，第二半导体区域具有第二导电类型；
[0054]栅极结构(例如，栅极结构20)，其形成在从第二半导体区域延伸至第一半导体区域的第一部分中的开口中，其中开口将第二半导体区域分为第一载流电极区域(例如，区域22)和第二载流电极区域(例如，区域23);
[0055]栅极结构的栅极导体(例如，诸如导体41)，其形成在开口内且上覆于第一半导体区域的第一部分，其中第一载流电极区域的第一侧邻近栅极导体的一侧且与栅极导体横向分隔(例如，诸如分隔开达绝缘体37的距离)，且第二载流电极区域邻近栅极导体的另一侧且与栅极导体横向分隔；[0056]屏蔽导体(例如，诸如导体49)，其上覆于栅极导体；和
[0057]屏蔽绝缘体(例如,诸如绝缘体45),其在栅极导体与屏蔽导体之间。
[0058]在另一个实施方案中，晶体管还可包括栅极结构，所述栅极结构不具有下伏于栅极导体的屏蔽导体。
[0059]晶体管的另一个实施方案还可包括另一个栅极结构，诸如另一个结构20或结构77，其邻近第一载流电极区域的相对侧，使得屏蔽导体邻近第一载流电极区域的每一侧并且与其分隔开。
[0060]在另一个实施方案中，晶体管还可包括栅极导体与第一半导体区域的第一部分之间的栅极绝缘体，其中晶体管的沟道区域在下伏于栅极导体的第一半导体区域中，使得电流在第一载流电极区域与第二载流电极区域之间的栅极结构下方横向流动。
[0061]晶体管的另一个实施方案可包括栅极绝缘体的厚度小于屏蔽绝缘体的厚度。
[0062]在另一个实施方案中，晶体管可包括衬底的掺杂浓度大于第一半导体区域的掺杂浓度。
[0063]在另一个实施方案中，晶体管可包括第一载流电极区域的掺杂浓度实质等于第二载流电极区域的掺杂浓度。
[0064]晶体管可具有另一个实施方案，其中栅极绝缘体邻接屏蔽绝缘体。
[0065]晶体管的另一个实施方案可包括屏蔽导体形成在形成为延伸至屏蔽绝缘体中的开口内。
[0066]本领域技术人员还将了解在另一个实施方案中，半导体装置可包括:第一导电类型的半导体材料(例如，诸如材料27)，其具有第一表面和第二表面；
[0067]半导体材料的第一区域(例如，诸如区域29)，其具有第二导电类型；
[0068]栅极结构，其延伸至下伏于第一区域的半导体材料中，其中栅极结构形成第一区域至第一载流电极区域及第二载流电极区域中，且其中第一载流电极区域的掺杂浓度实质等于第二载流电极区域的掺杂浓度；
[0069]栅极结构的栅极导体，其至少上覆于半导体材料的第一部分；
[0070]栅极结构的栅极绝缘体，其具有定位在栅极导体与下伏于栅极导体的半导体材料的第一部分之间的栅极绝缘体的第一部分，其中半导体材料的第一部分被构造来形成晶体管的沟道区域；
[0071]栅极结构的屏蔽导体，其上覆于栅极导体；
[0072]屏蔽绝缘体，其具有定位在屏蔽导体与栅极导体之间的第一部分，屏蔽绝缘体具有定位在屏蔽导体与栅极绝缘体的第二部分之间的第二部分。
[0073]半导体装置可具有另一个实施方案，其中栅极结构包括从第一区域的表面延伸至半导体材料中的开口，其中栅极绝缘体定位在开口的底部上且栅极导体定位在开口内和栅极绝缘体上。
[0074]半导体装置的另一个实施方案可包括栅极绝缘体的第二部分沿着开口的侧壁定位并且邻接屏蔽绝缘体。
[0075]在另一个实施方案中，半导体装置可包括屏蔽导体，其位于开口内且上覆于栅极导体。
[0076]半导体装置还可包括另一个实施方案，其中半导体装置的本体区域不电连接至第一载流电极区域或第二载流电极区域。
[0077]本领域技术人员将了解在一个实施方案中，形成半导体装置的方法可包括:提供多层半导体材料，其具有第一导电类型的第一层(例如，诸如层27)，具有上覆于第一层的第二导电类型的第一区域(例如，诸如区域29)，具有从第一区域的表面延伸至第一层中的多个开口，其中多个开口具有侧壁；形成在多个开口的第一开口的侧壁上的栅极绝缘体和第一开口内的栅极导体材料，且其中多个开口将第一区域划分为第一载流电极区域(例如，诸如区域CCE1)和第二载流电极区域(例如，诸如区域CCE2)；
[0078]使第一载流电极区域的掺杂浓度形成为实质等于第二载流电极区域的掺杂浓度；
[0079]在第一开口中形成栅极导体材料(例如，诸如材料38)至栅极导体(例如，导体41)中，其中下伏于栅极导体的第一层的一部分形成半导体装置的沟道区域；
[0080]在第一开口内形成屏蔽绝缘体且上覆于栅极导体；
[0081]形成上覆于栅极导体的屏蔽导体；和
[0082]在屏蔽导体的一部分上形成源极导体以形成屏蔽导体与第一层之间的电连接。
[0083]在另一个实施方案中，方法可包括提供第一导电类型的半导体衬底和在半导体衬底的第一表面上形成第一层。
[0084]方法的另一个实施方案还可包括提供具有第一掺杂浓度的半导体衬底和形成具有低于第一掺杂浓度的掺杂浓度的第一层。
[0085]方法可具有另一个实施方案，其包括在半导体衬底的第二表面上形成本体导体。
[0086]方法的另一个实施方案可包括使多个开口形成为从第一层的表面延伸至第一层中，随后掺杂第一层的一部分以形成第一区域，在第一区域内具有第一开口。
[0087]方法还可包括形成屏蔽绝缘体，在屏蔽绝缘体内具有第二开口，其中第二开口的至少一部分实质平行于第一开口的侧壁延伸和在第二开口的至少一部分内形成屏蔽导体。
[0088]鉴于所有上述内容，明显公开新颖的半导体装置和方法。尤其包括的特征是使源极区域和漏极区域形成为具有实质类似掺杂或实质相同掺杂，其促进使装置形成为具有实质相同击穿电压用于使装置偏压为在任一方向上具有电流。还包括使晶体管形成为在沟道区域中具有横向电流，其减小栅极电荷并且促进高频操作及改进切换频率。在源极区域和漏极区域的每一侧上形成屏蔽导体减小沟道区域中的电荷，其允许沟道区域中的更高掺杂，其减小Rdson。形成屏蔽绝缘体的厚度以增大远离栅极导体的更大距离针对允许区域29中给定击穿电压的更高掺杂浓度，其减小Rdson。使沟道区域和衬底形成为具有相同导电类型减小本体接触电阻，其增大装置的雪崩能量能力并且减小制造成本。在衬底的一个表面上形成本体接触导体还减小本体接触电阻。形成屏蔽导体以电接触晶体管10的本体使屏蔽体保持与晶体管本体相同的电势。这协助耗尽形成充当晶体管10的漏极的单元的漏极区域的区域29的部分。
[0089]虽然用特定优选实施方案和/或示例性实施方案描述所述描述的标的，但是上述附图和/或其描述仅描绘标的的典型实施方案和/或实施方案的实例且因此不得被视作限制其范畴。明显地，本领域技术人员将了解许多替代和/或变化。明显本领域技术人员将了解许多替代和变化。虽然装置被描述为硅半导体装置，但是本领域技术人员了解本文中至少一些元件(诸如栅极结构)还适用于使用其它半导体材料(诸如氮化镓(GaN))的装置。[0090]如下文权利要求反映，实用新型方面可能不具有单个上述公开实施方案的所有特征。因此下文明示的权利要求在此明确并入【具体实施方式】，各权利要求独立作为本实用新型的单独实施方案。此外，如本领域技术人员将了解，虽然本文所述的一些实施方案包括一些但非其它实施方案中包括的其它特征，但是不同实施方案的特征的组合意在属于本实用新型的范畴且形成不同实施方案。
【权利要求】
1.一种晶体管，其特征在于包括: 第一导电类型的半导体衬底，所述半导体衬底具有第一表面和第二表面； 所述第一导电类型的第一半导体区域，其在所述半导体衬底的所述第一表面上； 第二半导体区域，其形成在所述第一半导体区域内，其中所述第一半导体区域的第一部分下伏于所述第二半导体区域，所述第二半导体区域具有第二导电类型； 栅极结构，其形成在从所述第二半导体区域延伸至所述第一半导体区域的所述第一部分中的开口中，其中所述开口将所述第二半导体区域分为第一载流电极区域和第二载流电极区域； 所述栅极结构的栅极导体，其形成在所述开口内且上覆于所述第一半导体区域的所述第一部分，其中所述第一载流电极区域的第一侧邻近所述栅极导体的一侧且与所述栅极导体横向分隔，且所述第二载流电极区域邻近所述栅极导体的另一侧且与所述栅极导体横向分隔； 屏蔽导体，其上覆于所述栅极导体；和 屏蔽绝缘体，其在所述栅极导体与所述屏蔽导体之间。
2.根据权利要求1所述的晶体管，其中所述栅极结构不具有下伏于所述栅极导体的屏蔽导体。
3.根据权利要求1所述的晶体管，其还包括邻近所述第一载流电极区域的相对侧的另一个栅极结构，使得屏蔽导体邻近所述第一载流电极区域的每一侧且与其分隔开。
4.根据权利要求1所 述的晶体管，其还包括所述栅极导体与所述第一半导体区域的所述第一部分之间的栅极绝缘体，其中所述晶体管的沟道区域在下伏于所述栅极导体的所述第一半导体区域中，使得电流在所述第一载流电极区域与所述第二载流电极区域之间的所述栅极结构下方横向流动。
5.一种半导体装置，其特征在于包括: 第一导电类型的半导体材料，其具有第一表面和第二表面； 所述半导体材料的第一区域，其具有第二导电类型； 栅极结构，其延伸至下伏于所述第一区域的所述半导体材料中，其中所述栅极结构使所述第一区域形成为第一载流电极区域和第二载流电极区域，且其中所述第一载流电极区域的掺杂浓度实质等于所述第二载流电极区域的掺杂浓度； 所述栅极结构的栅极导体，其至少上覆于所述半导体材料的第一部分； 所述栅极结构的栅极绝缘体，其具有定位在所述栅极导体与下伏于所述栅极导体的所述半导体材料的所述第一部分之间的所述栅极绝缘体的第一部分，其中所述半导体材料的所述第一部分被构造来形成所述半导体装置的沟道区域； 所述栅极结构的屏蔽导体，其上覆于所述栅极导体； 屏蔽绝缘体，其具有定位在所述屏蔽导体与所述栅极导体之间的第一部分，所述屏蔽绝缘体具有定位在所述屏蔽导体与所述栅极绝缘体的第二部分之间的第二部分。
6.根据权利要求5所述的半导体装置，其中所述栅极结构包括从所述第一区域的表面延伸至所述半导体材料中的开口，其中所述栅极绝缘体定位在所述开口的底部上且所述栅极导体定位在所述开口内和所述栅极绝缘体上。
7.根据权利要求6所述的半导体装置，其中所述栅极绝缘体的第二部分沿着所述开口的侧壁定位并且邻接所述屏蔽绝缘体，且其中所述屏蔽导体在所述开口内且上覆于所述栅极导体。
8.一种半导体装置，其特征在于包括: 多层半导体材料，其具有第一导电类型的第一层，具有上覆于所述第一层的第二导电类型的第一区域，具有从所述第一区域的表面延伸至所述第一层中的多个开口，其中所述多个开口具有侧壁； 栅极绝缘体，其形成在所述多个开口的第一开口的侧壁上； 栅极导体材料，其在所述第一开口内，且其中所述多个开口将所述第一区域划分为第一载流电极区域和第二载流电极区域； 其中所述第一载流电极区域的掺杂浓度实质等于所述第二载流电极区域的掺杂浓度； 所述栅极导体材料，其在所述第一开口中形成至栅极导体中，其中下伏于所述栅极导体的所述第一层的一部分 形成所述半导体装置的沟道区域； 屏蔽绝缘体，其形成在所述第一开口内且上覆于所述栅极导体； 屏蔽导体，其上覆于所述栅极导体；和 源极导体，其在所述屏蔽导体的一部分上以形成所述屏蔽导体与所述第一层之间的电连接。
9.根据权利要求8所述的半导体装置，其中所述多层半导体材料包括所述第一导电类型的半导体衬底和形成在所述半导体衬底的第一表面上的所述第一层； 包括具有第一掺杂浓度的所述半导体衬底和形成有低于所述第一掺杂浓度的掺杂浓度的所述第一层；和 本体导体，其形成在所述半导体衬底上的第二表面上。
10.根据权利要求8所述的半导体装置，其中所述多层半导体材料包括所述多个开口，其形成为从所述第一层的表面延伸至所述第一层中，所述第一层的一部分被掺杂以形成所述第一区域，其中所述第一开口在所述第一区域内。
【文档编号】H01L23/552GK203659869SQ201420022346
【公开日】2014年6月18日 申请日期:2014年1月15日 优先权日:2013年3月15日
【发明者】B·帕德玛纳伯翰, P·温卡特拉曼, G·M·格利瓦纳 申请人:半导体元件工业有限责任公司