双栅mos结构的功率晶体管的制作方法
【专利摘要】本实用新型涉及一种双栅MOS结构的功率晶体管，栅氧化层位于第一掺杂层上，第二掺杂层位于第一掺杂层内并与栅氧化层相连，第三掺杂层位于第二掺杂层内并与栅氧化层相连，绝缘介质层覆在有源区原胞的多晶硅层上，金属层覆在绝缘介质层上并延伸至有源区原胞的引线孔内与第三掺杂层和第二掺杂层相接导通，有源区原胞的多晶硅层包括由绝缘介质层隔离、且相互不连接的第一多晶硅栅和第二多晶硅栅，第一多晶硅栅和第二多晶硅栅分别通过各自金属引线连接到各自对应的栅极焊接区域，以分别控制第一多晶硅栅和第二多晶硅栅。本实用新型结构简单，将多晶硅层分割成两个能分别控制的多晶硅栅，能灵活控制电流沟道密度，使器件达到最佳性能状态。
【专利说明】双栅MOS结构的功率晶体管
【技术领域】
[0001]本实用新型涉及一种双栅MOS结构的功率晶体管，属于半导体器件【技术领域】。
【背景技术】
[0002]常规的M0SFET、IGBT, MCT等功率半导体器件的制作过程中，其源区原胞结构如见图1所示，是在第一掺杂层3进行栅氧处理后形成栅氧化层4，再在栅氧化层4上淀积多晶娃层5,然后对多晶娃层5光刻、刻蚀出第一窗口，在第一窗口内注入离子、扩散形成第二掺杂层2，然后再注入离子、扩散形成第三掺杂层1，再进行绝缘介质层6的淀积，光刻引线孔
8,最后淀积金属层7。
[0003]但上述结构的器件为了提高功率半导体器的抗短路能力，通常会增加有源区的多晶硅栅宽度H或多晶硅栅之间的间距L。但在芯片制作完成之后，有源区的多晶硅栅的宽度H和多晶硅栅之间的间距L不会再变化，当恒定增加有源区多晶硅栅的宽度H和其之间的间距L，势必会造成有源区内电流沟道密度的下降，即而造成器件的电流密度下降，这样设计的器件压降会增加，从而在应用时会增加器件的静态损耗。
【发明内容】
[0004]本实用新型的目的是提供一种结构简单，通过将多晶硅层分割成两个能分别控制的多晶硅栅，能灵活控制电流沟道密度，使器件达到最佳性能状态的具有双栅MOS结构的功率晶体管。
[0005]本实用新型为达到上述目的的技术方案是:一种双栅MOS结构的功率晶体管，包括金属层、绝缘介质层、多晶硅层、栅氧化层、第三掺杂层以及第二掺杂层和第一掺杂层，栅氧化层位于第一掺杂层上，第二掺杂层位于第一掺杂层内并与栅氧化层相连，第三掺杂层位于第二掺杂层内并与栅氧化层相连，绝缘介质层覆在有源区原胞的多晶硅层上，金属层覆在绝缘介质层上，金属层延伸至有源区原胞的引线孔内与第三掺杂层和第二掺杂层相接导通，其特征在于:所述有源区原胞的多晶硅层包括由绝缘介质层隔离、且相互不连接的至少一个第一多晶硅栅和至少一个第二多晶硅栅，且第一多晶硅栅和第二多晶硅栅分别通过各自金属引线连接到各自对应的栅极焊接区域，以分别控制第一多晶硅栅和第二多晶硅栅。
[0006]本实用新型将有源区原胞的多晶硅层分成相互不相接的至少一个第一多晶硅栅和至少一个第二多晶硅栅，且第一多晶硅栅和第二多晶硅栅分别通过各自金属引线连接到各自对应的栅极焊接区域，使多晶硅层分割成两个能分别控制的多晶硅栅，能分别控制第一多晶硅栅和第二多晶硅栅，而灵活控制器件电流沟道密度，即而控制器件的电流密度。当需要高短路能力的器件时，可以只将第一多晶硅栅或第二多晶硅栅其中之一引出，这样可使降低电流沟道密度，使器件饱和电流下降从而使器件具有高的抗短路能力；当不需要高短路能力器件时，还可以将两个部分的多晶硅栅全部引出，能保持较高的电流沟道密度，而提高电流密度，从而降低器件正向压降，使器件的静态损耗较小。当同一器件根据工作状况既需要具有高短路能力，有时又不需要高短路电流能力，就可以将第一多晶硅栅和第二多晶硅栅分别引出，通过改变其中一个多晶硅栅上的驱动信号，在不需要短路能力时，开启两个多晶硅栅上的驱动信号，可增加电流沟道密度；当需要短路能力时，又可以关闭其中一个多晶硅栅上的驱动信号，使其具备良好的短路能力。本实用新型能灵活控制器件电流沟道密度，能使器件达到最佳性能状态。本实用新型具有双栅MOS结构的功率晶体管采用常规工艺即可制得，不会显显增加制造成，具有较好的工艺性，便于工业化生产。
【专利附图】
【附图说明】
[0007]下面结合附图对本实用新型的实施例作进一步的详细描述。
[0008]图1是原MOS结构的功率晶体管的结构示意图。
[0009]图2是本实用新型一种双栅MOS结构的功率晶体管的结构示意图。
[0010]图3是本实用新型另一种双栅MOS结构的功率晶体管的结构示意图。
[0011]图4是本实用新型再一种双栅MOS结构的功率晶体管的结构示意图。
[0012]图5为本实用新型双栅MOS结构的功率晶体管与常规的功率晶体管集电极电流与集电极电压曲线。
[0013]其中:1 一第二惨杂层，2—第二惨杂层，3—第一惨杂层,4一栅氧化层，5—多晶娃层,51—第一多晶娃栅，52—第二多晶娃栅，6—绝缘介质层，7—金属层，8 —引线孔，9 —中间引线孔。
【具体实施方式】
[0014]见图2?4所示，本实用新型的双栅MOS结构的功率晶体管，包括金属层7、绝缘介质层6、多晶硅层、栅氧化层4、第三掺杂层I以及第二掺杂层2和第一掺杂层3，栅氧化层4位于第一掺杂层3上，第二掺杂层2位于第一掺杂层3内并与栅氧化层4相连，第三掺杂层I位于第二掺杂层2内并与栅氧化层4相连，绝缘介质层6覆在有源区原胞的多晶硅层上，金属层7覆在绝缘介质层6上，金属层7延伸至有源区原胞的引线孔8内与第三掺杂层I和第二掺杂层2相接导通，有源区原胞的多晶硅层包括由绝缘介质层6隔离、且相互不连接的至少一个第一多晶娃栅51和至少一个第二多晶娃栅52,且第一多晶娃栅51和第二多晶硅栅52分别通过各自金属引线连接到各自对应的栅极焊接区域，因此能分别控制第一多晶硅栅51和第二多晶硅栅52，以灵活控制器件电流沟道密度，即而控制器件的电流密度，能使器件达到最佳性能状态。
[0015]见图2所示，本实用新型有源区原胞的多晶硅层其第一多晶硅栅51与第二多晶硅栅52间隔设置，且第一多晶硅栅51与第二多晶硅栅52之间的绝缘介质层6上设有有源区原胞的中间引线孔9，金属层7延伸至中间引线孔9内与第三掺杂层I和第二掺杂层2相接导通，以形成两个可控制的栅极，而灵活控制有源区的电流沟道密度。
[0016]见图3所示，是本实用新型的另一种结构的双栅MOS结构的功率晶体管，其不同之处在于第一多晶硅栅51和第二多晶硅栅52构成独立的栅单元，如两个栅单元，或更多个栅单兀，第一多晶娃栅51与第二多晶娃栅52可以按序排布,相邻栅单兀中的第一多晶娃栅51与第二多晶硅栅52之间的绝缘介质层6与栅氧化层4相接，相邻栅单元之间的第一多晶硅栅51与第二多晶硅栅52之间的绝缘介质层6上设有有源区原胞的中间引线孔9，金属层7延伸至中间引线孔9内与第三掺杂层I和第二掺杂层2相接导通，以形成两个可控制的栅极，而灵活控制有源区的电流沟道密度。
[0017]可见图4所示，本实用新型再种结构的双栅MOS结构的功率晶体管，其不同之处在于第一多晶娃栅51和第二多晶娃栅52构成独立的栅单兀,各栅单兀中的第一多晶娃栅51与第二多晶硅栅52之间的绝缘介质层6与栅氧化层4相接，相邻栅单元之间的第一多晶硅栅51与第一多晶硅栅51之间的绝缘介质层6上设有有源区原胞的中间引线孔9，金属层7延伸至中间引线孔9内与第三掺杂层I和第二掺杂层2相接导通。或本实用新型相邻栅单元之间的第二多晶硅栅52与第二多晶硅栅52之间的绝缘介质层6上设有有源区原胞的中间引线孔9，金属层7延伸至中间引线孔9内与第三掺杂层I和第二掺杂层2相接导通，同样能形成两个可控制的栅极，而灵活控制有源区的电流沟道密度。
[0018]本实用新型第一多晶硅栅51的宽度hi在0.5μπι?100 μ m，第二多晶硅栅52的宽度h2在0.5 μ m?100 μ m，图2中的第一多晶硅栅51的宽度hi在0.5 μ m?100 μ m，第二多晶硅栅52的宽度h2在0.5μπι?IOOym,而图3和图4中的第一多晶硅栅51的宽度hi在0.5 μ m?60 μ m,第二多晶娃栅52的宽度h2在0.5m?60 μ m。
[0019]见图5是在本实用新型采用图2和图3所示的双栅MOS结构的功率晶体管，并通过仿真得出器件在各种条件下的集电极电流与集电极电压之间的关系图，图3与图4的仿真结构相同。见图5所示，常规的器件在短路状态下，其集电极电压都大于40V;而采用本实用新型的器件从图5中可以看出，当第二多晶硅栅52关闭时，集电极电压在50V时，饱和电流在1E-4A/ μ m和1.4E-4A/ μ m,具有和现有器件1.2E-4A/ μ m,都具有较低的饱和电流，因此在第二多晶硅栅52关闭时，器件具有较好的抗短路能力。见图5所示，常规的器件在正常工作状态下，其集电极电压都小于IOV ;而开启第二多晶硅栅52时，集电极电压在5V时，本实用新型的双栅MOS结构的功率晶体管的集电极电流都在5Ε-5Α/μ m，现有器件的集电极电流2.5E-5A/μ m，现有器件的集电极电流是本实用新型器件的2倍，因此在第二多晶硅栅52开启时，本实用新型的器件具有较高的电流密度。
【权利要求】
1.一种双栅MOS结构的功率晶体管，包括金属层(7)、绝缘介质层(6)、多晶硅层、栅氧化层(4)、第三掺杂层(I)以及第二掺杂层(2)和第一掺杂层(3),栅氧化层(4)位于第一掺杂层(3)上,第二掺杂层(2)位于第一掺杂层(3)内并与栅氧化层(4)相连,第三掺杂层(1)位于第二掺杂层(2)内并与栅氧化层(4)相连，绝缘介质层(6)覆在有源区原胞的多晶硅层上，金属层(7)覆在绝缘介质层(6)上，金属层(7)延伸至有源区原胞的引线孔(8)内与第三掺杂层(I)和第二掺杂层(2)相接导通，其特征在于:所述有源区原胞的多晶硅层包括由绝缘介质层(6)隔离、且相互不连接的至少一个第一多晶硅栅(51)和至少一个第二多晶硅栅(52)，且第一多晶硅栅(51)和第二多晶硅栅(52)分别通过各自金属引线连接到各自对应的栅极焊接区域，以分别控制第一多晶硅栅(51)和第二多晶硅栅(52)。
2.根据权利要求1所述的双栅MOS结构的功率晶体管，其特征在于:所述的第一多晶娃栅(51)与第二多晶娃栅(52)间隔设置,且第一多晶娃栅(51)与第二多晶娃栅(52)之间的绝缘介质层(6)上设有有源区原胞的中间引线孔(9)，金属层(7)延伸至中间引线孔(9)内与第三掺杂层(I)和第二掺杂层(2)相接导通。
3.根据权利要求1所述的双栅MOS结构的功率晶体管，其特征在于:所述第一多晶硅栅(51)和第二多晶硅栅(52)构成栅单元，各栅单元中的第一多晶硅栅(51)与第二多晶硅栅(52)之间的绝缘介质层(6)与栅氧化层(4)相接，相邻栅单元之间的第一多晶硅栅(51)与第二多晶硅栅(52)之间的绝缘介质层(6)上设有有源区原胞的中间引线孔(9)，金属层(7)延伸至中间引线孔(9)内与第三掺杂层(I)和第二掺杂层(2)相接导通。
4.根据权利要求1所述的双栅MOS结构的功率晶体管，其特征在于:所述第一多晶硅栅(51)和第二多晶硅栅(52)构成栅单元，各栅单元中的第一多晶硅栅(51)与第二多晶硅栅(52)之间的绝缘介质层(6)与栅氧化层(4)相接，相邻栅单元之间的第一多晶硅栅(51)与第一多晶硅栅(51)之间的绝缘介质层(6)上设有有源区原胞的中间引线孔(9)，金属层(7)延伸至中间引线孔(9)内与第三掺杂层(I)和第二掺杂层(2)相接导通，或相邻栅单元之间的第二多晶硅栅(52)与第二多晶硅栅(52)之间的绝缘介质层(6)上设有有源区原胞的中间引线孔(9)，金属层(7)延伸至中间引线孔(9)内与第三掺杂层⑴和第二掺杂层(2)相接导通。
5.根据权利要求1至4之一所述的双栅MOS结构的功率晶体管，其特征在于:所述的第一多晶硅栅(51)的宽度hi在0.5 μ m?100 μ m，第二多晶硅栅(52)的宽度h2在0.5 μ m?.100 μ m0
【文档编号】H01L21/28GK203774335SQ201420134117
【公开日】2014年8月13日 申请日期:2014年3月24日 优先权日:2014年3月24日
【发明者】张景超, 戚丽娜, 刘利峰, 王晓宝, 赵善麒 申请人:江苏宏微科技股份有限公司