背景技术：
衬底上的电路器件(例如，半导体(例如，硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)中提高的性能和产量通常是在这些器件或包括这些器件的片上系统的设计、制造、和操作期间所考虑的主要因素。例如，具有GaN沟道的氮化镓(GaN)电路器件可以是用于片上系统(SoC)的电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器的部分。这些器件的设计和制造(例如，形成)可以包括GaN沟道金属氧化物半导体(MOS)器件的晶体管或晶体管层(例如，包括在晶体管中或者是晶体管的部分的材料层)。这些器件可以是GaNMOS高电子迁移率晶体管(HEMT)。
这些GaN沟道器件可以包括栅极、栅极电介质、源极区(例如，结区)以及漏极区(例如，结区)。器件的导电沟道驻留在栅极电介质下方。具体来说，电流沿着沟道流动/在沟道内流动。对于“鳍状”器件或沟道，这些构造的导电沟道主要沿着鳍状物的三个不同的外部的、平面区域驻留。存在与制造这些GaN沟道器件或晶体管相关联的多个重要问题。
附图说明
通过示例而不是限制的方式来图示本发明的实施例，在附图中的图中，相似的附图标记指代类似的元件。应当指出，在本公开内容中对本发明的“一”或“一个”实施例的参考不必参考相同的实施例，并且它们表示至少一个。
图1是在形成基于氮化镓(GaN)沟道的晶体管层之后的半导体衬底基底的一部分的示意性横截面图，该基于氮化镓(GaN)沟道的晶体管层包括位于GaN层上的InAlN和AlGaN双层覆盖叠置体。
图2示出了图1中的GaN缓冲层的一个示例的细节。
图3示出了在形成栅极之后的图1中的半导体衬底，以及晶体管层上或晶体管层中的结区。
图4示出了迁移率与AlGaN厚度的关系、以及电荷密度与基于氮化镓(GaN)沟道的晶体管层的厚度的关系的绘图，该基于氮化镓(GaN)沟道的晶体管层包括位于GaN层上的InAlN和AlGaN双层覆盖叠置体。
图5是用于形成包括位于GaN层上的InAlN和AlGaN双层覆盖叠置体的基于GaN沟道的晶体管层的示例过程。
图6是在形成基于氮化镓(GaN)沟道的晶体管之后的半导体衬底基底的一部分的示意性横截面图，该基于氮化镓(GaN)沟道的晶体管具有生长到硅衬底中的沟槽或间隙外部的GaN层；以及位于GaN层上的InAlN和AlGaN双层覆盖叠置体。
图7是在形成基于氮化镓(GaN)沟道的鳍状晶体管之后的半导体衬底基底的一部分的示意性横截面图，该基于氮化镓(GaN)沟道的鳍状晶体管具有生长在硅鳍状物上的GaN鳍状物层；以及位于GaN鳍状物层上的InAlN和AlGaN双层鳍状物覆盖叠置体。
图8是沿着在形成基于氮化镓(GaN)沟道的鳍状晶体管之后的半导体衬底基底的一部分的鳍状物790的3维(3D)横截面图，该基于氮化镓(GaN)沟道的鳍状晶体管来自具有生长在硅鳍状物上的GaN鳍状物层；以及位于GaN鳍状物层上的InAlN和AlGaN双层鳍状物覆盖叠置体的层。
图9图示了根据一个实施方式的计算设备，例如片上系统(SoC)。
具体实施方式
现在解释参考附图的本发明的多个实施例。每当未清楚地限定在实施例中所描述的部分的形状、相对位置和其它方面时，本发明的范围都不仅限于示出的部分，这些部分仅仅意在图示的目的。此外，尽管阐述了许多细节，但应当理解，可以在没有这些细节的情况下实施本发明的一些实施例。在其它实例中，未详细示出公知的电路、结构、和技术，以免模糊对本说明书的理解。
存在与制造氮化镓(GaN)沟道器件或晶体管相关联的多个重要的问题。例如，对于生长在毯式硅(Si)衬底上的GaN层，待克服的两个主要挑战是GaN材料与Si材料之间的晶格失配和热失配。在GaN与Si之间存在高晶体结构晶格尺寸的失配(对于Si(111)上的GaN为17％并且对于Si(100)上的GaN为41％)；并且在GaN与Si之间的热膨胀系数上存在大的失配(对于GaN和Si为大约115％)。由于该问题，可以使用非常复杂的缓冲体设计来保持足够低的缺陷密度(～1E9/cm2)，并且还防止由于热失配导致的表面裂缝。典型的GaN沟道叠置体结构(例如，GaN缓冲层)可以包括用于获得具有足够低的缺陷密度和Si(100)上的零表面裂缝的GaN层的复杂的层叠置体设计(例如，见图2)。
根据一些实施例，可以通过用单覆盖层来覆盖GaN层而在GaN晶体管的GaN层中创建2维电子气(2DEG)沟道。由于覆盖层中的应变而导致的自发极化和压电极化的差别可能产生在具有高电子电荷和高迁移率的GaN层中形成2DEG沟道。然而，生长在该缓冲叠置体的顶部上的某种覆盖层材料可能遭受由于界面散射和合金散射而产生低沟道迁移率的差的成分均匀性(例如，InAlN层的Al和In的均匀性)以及粗糙表面形貌。此外，在～700-800摄氏度(C)左右下通过MOCVD(金属有机化学气相沉积)来在相对低的温度下生长AlInN合金，而同时通过化学气相沉积(CVD)在～1050C下生长GaN。生长AlInN覆盖层的温度下降可能还导致在生长期间的GaN/Si晶圆的弯曲，进一步使AlInN层的均匀性降级并因此导致低的迁移率。
本文中所描述的一些实施例提供了2DEGGaN沟道上的InAlN和AlGaN双层覆盖叠置体，例如对于Si衬底上的GaNMOS高电子迁移率晶体管(HEMT)结构。2DEGGaN沟道可以形成于GaN缓冲层中或者GaN叠置体中，以减少或补偿GaN与Si之间的高晶体结构晶格尺寸失配和热膨胀系数上的大的失配。双层覆盖叠置体可以使用两个极化电荷感应层(例如，InAlN和AlGaN)以减小或补偿差的成分均匀性(例如，Al和In的成分均匀性)和InAlN材料的覆盖层的底面的粗糙表面形貌。在双层覆盖叠置体中使用两个层还可以减少或补偿在InAlN材料的覆盖层的生长期间的GaN/Si晶圆的弯曲。
此外，两个关键的需求可以被识别以获得高性能GaN晶体管，这些晶体管可以被用作为“功率器件”，例如用于片上系统(SoC)的电压调节器(VR)、功率管理(PM)集成电路(IC)、射频(RF)功率放大器。首先，可能期望在GaN沟道中具有低的薄层电阻(Rsh)(通常小于或等于250欧姆/sqr，非常积极的数字)。第二，可能期望具有受控的方式来创建GaN晶体管的E模式操作。
根据一些实施例，在GaN沟道上具有InAlN和AlGaN双层覆盖叠置体的晶体管或晶体管层提供了GaN沟道中的低薄层电阻(Rsh)和用于GaN晶体管的E模式操作(例如，见图1中的结构或晶体管层)。这些晶体管层可以是包括在晶体管中的或者可以是晶体管的部分的材料层。这种晶体管可以是GaNMOS高电子迁移率晶体管(HEMT)。晶体管可以是平坦的、薄的、或者三栅极晶体管；并且衬底的顶面可以是具有(100)、(111)、或(110)的密勒指数的单晶硅，其中衬底误切沿着某些优选方向从2-10°变动。晶体管可以是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器、或片上系统(SoC)的部分。一些实施例包括生长到硅衬底中的沟槽外部的GaN沟道。一些实施例包括基于GaN沟道的鳍状晶体管，其具有生长在硅鳍状物上的GaN鳍状沟道和位于GaN鳍状沟道上的InAlN和AlGaN双层覆盖叠置体。
使用双层覆盖叠置体可以为GaN沟道提供较高的沟道迁移率、较高的电荷密度和较低的薄层电阻，该GaN沟道具有2DEG沟道或沟道部分。例如，用于这些晶体管的双层覆盖叠置体可以包括邻近于栅极沟道部(不是2DEG)的两个2DEG沟道部，以便在外部结区之间提供非常低的电阻，从而对于这些晶体管将功率从电池传送到其它电路不会损失或不需要功率。在该区域中的薄层电阻越低，用于功率传送等的晶体管的效率越高。此外，对于使用GaN晶体管的针对SoC的PMIC和电压调节器设计，具有250欧姆/sqr和更低的薄层电阻(Rsh)的沟道可以是有益的需求。此外，对于SoC，GaN层可以有益地与相同晶圆上的SiCMOS共同集成，从而创建具有需要的电阻的GaN沟道的器件或工艺是独特的。
例如，可能产生2DEG沟道的低Rsh值的两个主要的部分是：(1)对于这种组合的高电子密度>2.5E13/cm2；以及(2)高沟道迁移率～900-1400cm2/V-s。根据一些实施例，双层叠置体中的上AlInN层可以产生高的电子密度，而下AlGaN层可以有助于保持沟道迁移率为高。仅具有AlGaN覆盖部的实施例可能不会产生高的电子密度(例如密度>2.5E13/cm2)。此外，仅具有位于生长在Si衬底上的GaN层上的InAlN覆盖部的实施例可以产生低的沟道迁移率。然而，上AlInN层(具体来说，Al0.83I0.17N)和下AlGaN层(其中，Al<0.4)的双层叠置体可以提供VR和PMICGaN晶体管所需要的低Rsh，例如，对于SoC。
在一些情形下，在具有2DEG沟道的GaN层的顶面上或上方形成双层覆盖叠置体，其中，该双层覆盖叠置体感应或产生GaN沟道中(例如，在2DEG沟道中)的低的薄层电阻，例如<250欧姆/sqr的薄层电阻；或者在200欧姆/sqr与350欧姆/sqr之间的薄层电阻。在一些情形下，双层覆盖叠置体的AlGaN层使得GaN材料的沟道中的电子经受较少的界面粗糙散射和较少的合金散射，并因此与在没有AlGaN层的情况相比提供了更高的迁移率。
图1是在形成基于氮化镓(GaN)沟道的晶体管层之后的半导体衬底基底101的一部分的示意性横截面图，该基于氮化镓(GaN)沟道的晶体管层包括位于GaN层110上的InAlN和AlGaN双层覆盖叠置体150。图1示出了晶体管层100，其包括由具有顶面103的材料102构成的衬底101。在顶面103上形成GaN缓冲层110。GaN层110具有2维电子气(2DEG)电子沟道114。层110具有顶面113。AlN层120具有顶面123。在表面123上形成下层130。下层130具有顶面133。在表面133上形成上层140。上层140具有顶面143。衬底101具有厚度TH1；层110具有厚度TH2；层120具有厚度TH3；层130具有厚度TH4；并且层140具有厚度TH5。沟道114具有TH31的厚度。
晶体管层100可以表示或者可以是包括在功能晶体管或功能性晶体管中的层。在一些情形下，晶体管层100可以表示或者可以是包括在将进一步进行处理以形成功能晶体管或功能性晶体管的结构中的层(见图3和图6-8)。在一些情形下，层100可以是平坦的、薄的、三栅极或GaNMOS-高电子迁移率晶体管(HEMT)的部分或者用于形成这样的晶体管。晶体管可以是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器、或片上系统(SoC)的部分。
衬底101可以是具有(100)、(111)、或(110)的密勒指数的单晶硅衬底。在一些情形下，材料102是具有沿着表面103的(100)、(111)、或(110)的晶体结构的硅材料。在一些情形下，TH1可以在大约500微米到1200微米的范围内。硅衬底(例如，Si(100))还可以具有沿着某些优选方向(例如，(110))从2-10°的范围变动的斜切(miscut)。
缓冲体或层110可以是GaN缓冲层或GaN叠置体(例如，具有形成于GaN缓冲层或叠置体中的2DEG沟道)，以减小或补偿高晶体结构晶格尺寸失配和GaN与Si之间的热膨胀系数上的大的失配(例如，见图2)。在一些情形下，TH2可以在1微米及以上的范围内。
可以在GaN层110的顶面113上(例如，在其上方或接触其)形成双层覆盖叠置体(例如，结构)150。叠置体150可以包括下(例如，第一或底)覆盖层130、由该下覆盖层130构成、或者通过包括形成下覆盖层130的工艺来形成，该下覆盖层130包括GaN层110的顶面113上(例如，上方)的AlGaN材料或者是GaN层110的顶面113上(例如，上方)的AlGaN材料。在一些情形下，在GaN层120的顶面123上(例如，在其上方或接触)形成层130。在一些情形下，覆盖层130包括形成于AlN层120的顶面123上(例如，在其上方或接触其)的AlGaN材料或者是形成于AlN层120的顶面123上的AlGaN材料，AlN层120形成于表面113上。
叠置体150还可以包括上(例如，第二或顶部)覆盖层140、由该上覆盖层140构成、或者通过包括形成该上覆盖层140的工艺来形成，该上覆盖层140包括位于(例如，AlGaN材料的)下层130的顶面133上(例如，在其上方或接触其)的AlInN材料或者是位于下层130的顶面133上的AlInN材料。叠置体150具有宽度W1、高度H1和长度L1(未示出但进入页面中)。
在一些情形下，W1在50nm与10um之间的范围内。在一些情形下，W1在50nm与500nm之间的范围内。在一些情形下，W1在50nm与100nm之间的范围内。在一些情形下，L1在取决于晶体管宽度、应用和电路布局的范围内。在一些情形下，L1在从5微米至20mm的范围内。
根据实施例，叠置体150是层130和140。根据其它实施例，叠置体150是层120、130和140。根据实施例，叠置体150包括层130和140，或者主要由层130和140组成。根据实施例，叠置体150包括层120、130和140，或者主要由层120、130和140组成。
在一些情形下，层130的层是AlxGa(1-x)N，其中，X小于0.4。在一些情形下，X等于0.3。在一些情形下，X在0.05与0.4之间。在一些情形下，TH4(AlGaN层的厚度)在2nm与10nm之间。在一些情形下，厚度在2nm-10nm之间。在一些情形下，厚度在8nm-10nm之间。在一些情形下，厚度为2nm。在一些情形下，厚度为5nm。在一些情形下，表面133(例如，AlGaN材料的顶面)形成均匀的或高晶体质量的AlGaN材料表面，在该表面上形成AlInN材料(例如，从该表面外延生长)。AlGaN层的厚度可以取决于所生长的AlGaN层的成分。对于包含较高的A1的AlGaN化合物，与包含较低的A1的AlGaN化合物相比，减小了可以假象地生长在GaN缓冲叠置体上的厚度。在一些情形下，将AlGaN层的厚度保持在该“临界厚度”(例如，10nm)以下是重要的，这是因为由于130与GaN缓冲叠置体之间的晶格失配造成的错配位错将减小沟道迁移率。
在一些情形下，层140的层是AlYIn(1-Y)N，其中，Y大于0.8。在一些情形下，Y等于0.83。在一些情形下，TH5(AlInN层的厚度)在5nm与35nm之间。在一些情形下，TH5在5nm与30nm之间。在一些情形下，层140感应了由具有在900与1400cm2/V-s之间的电子迁移率的GaN构成的沟道。在一些情形下，迁移率为960cm2/V-s。在一些情形下，X小于0.4并且Y大于0.2。
根据实施例，材料140与材料110之间的大的带隙产生了存在于材料110的表面113下方的电子层。在一些情形下，层130还应当由带隙大于材料110的带隙的材料组成。该电子层可以产生或者被描述为2DEG电子沟道114。在一些情形下，沟道114形成于低于层表面113的界面处，例如通过包括驻留在表面113下方的厚度TH31中、并在该处形成不需要偏置以用于传导的沟道的电子。电荷载流子和传导的量可以取决于材料140的厚度和材料140中的铝的浓度或者可以与材料140的厚度和材料140中的铝的浓度成比例。在一些情形下，TH31可以在1nm与3nm之间的范围内。
沟道114可以包括电子沟道，该电子沟道由于量子阱的形成而被局限在一个维度内，例如具有较高的迁移率并且与MOS沟道相比需要较少的栅极电压或不需要栅极电压以用于传导的电子电荷的二维薄层。在一些情形下，沟道114并不需要掺杂，这是因为层140的晶体结构由于极化效应而在沟道114内提供了电子密度。因此，可能不需要在层130或140上方形成栅极或金属层以便在沟道114内创建载流子传导，这表示晶体管在没有任何栅极电压的情况下可能是“导通”的。然而，如果从叠置体150去除层140，则可能需要对栅极施加偏置电压以感应电荷。
根据一些实施例，GaN沟道上的InAlN和AlGaN双层覆盖叠置体提供了在GaN沟道中的低的薄层电阻(Rsh)。在一些情形下，层120是AlN的薄的层，其有助于使得GaN材料的沟道中的电子经受较少的界面粗糙散射和较少的合金散射，并因此与在没有AlN层的情况相比提供了较高的迁移率。在一些情形下，层120可以是在0.6纳米与1.5纳米的范围内的厚度TH3。在一些情形下，层120具有1nm的厚度TH3。在一些情形下，TH3为1.2纳米或小于1.2纳米。
在一些情形下，层130(或层130和层120)使得沟道114(例如，GaN材料的2DEG)中的电子经受较少的界面粗糙散射和较少的合金散射，并因此与在没有AlGaN层的情况相比(例如，与仅具有层140而不具有层130的情况相比)提供了沟道114中的较高迁移率。层130可以具有足够薄的厚度TH4，从而在层130中不存在许多载流子或很大程度的通常的传导，并且不会导致由于130与110之间的晶格失配而造成的错配位错。
在一些情形下，在不使用层130(层130沿着层130的长度和宽度(例如，与厚度TH4垂直)具有较均匀的铝的分布)的情况下，层140中的铝和铟的不均匀性将导致更多的电子散射和较小的迁移率。在一些情形下，对于层140内的铝和铟的浓度而言，层140是不均匀的或粗糙的，因为层130中的铝的不均匀性可以是更为同质的和连续的(例如，平滑)，所以层130可以提供较平滑的和较高质量的材料，该材料提供了沟道114中的提高的迁移率。更为同质的或平滑的一致性减小了沟道114中的电子的合金散射和界面粗糙散射。与具有层130(其与表面113或沟道114接触或者位于表面113或沟道114上)相比，层120可以减小沟道114中的合金散射。
在一些情形下，双层覆盖叠置体150在沟道114中产生或感应小于或等于每SQR250欧姆的薄层电阻(例如，跨W1，位于沟道的左端与右端之间)。在一些情形下，双层覆盖叠置体150在沟道114中产生或感应每SQR200欧姆至300欧姆的薄层电阻。在一些情形下，对于叠置体150的宽度W1和L1或者跨叠置体150的宽度W1和L1定义每SQRR欧姆的薄层电阻。
薄层电阻可以是由以下等式给出的电阻：R＝Rho*W1/A，其中，Rho是材料的样本(例如，层130和140)的电阻率，并且W1和A分别是其宽度和横截面面积(例如，H1xL1)。如果L1是样本的长度，并且H1是其厚度或高度(即，A＝L1xH1)，则电阻可以被写成：R＝(Rho/H1)(W1/L1)＝Rs(W1/L1)，其中，Rs＝Rho/H1是该材料层的薄层电阻。严格来讲，薄层电阻的单位可以是欧姆(因为W1/L1是没有单位的)。然而，为了避免在R与Rs之间混淆，可以用“欧姆每平方”的单位来规定薄层电阻。W1/L1比可以被认为是电阻器中的材料的(任何尺寸的)单位平方的数量(例如，层130和140)。
根据一些实施例，位于GaN沟道上的InAlN和AlGaN双层覆盖叠置体减小或补偿GaN/Si晶圆在覆盖材料的生长期间的弯曲。应当指出，通常在大约～700-800C下通过MOVCD(金属有机化学气相沉积)来以相对低的温度生长AlInN，而通过CVD在～1050C下生长GaN。在没有层130的情况下，用于生长AlInN层140的温度下降可以产生GaN/Si晶圆在生长期间的一些弯曲，进一步使AlInN层的成分均匀性降级并因此导致了低迁移率。
根据一些实施例，位于GaN沟道上的InAlN和AlGaN双层覆盖叠置体提供了“收进的(setback)”材料表面，以便为栅极蚀刻开口。例如，在一些情形下，层130(例如，表面133；AlGaN材料的顶面)形成“收进的”材料表面。作为“收进的”层，层130(例如，表面133)可以是可用作为蚀刻停止部的层，从而可以相对于层130的材料选择性地蚀刻其它层(例如，层140的材料)。例如，在一些情形下，叠置体150包括位于结区处或结区下方并且在部分340和342中的层130和140(以及可选地，层120)；而在栅极下方仅存在叠置体150(例如，非层140)的层130(以及可选地，层120)(例如，见图3和图6-图8)。在一些情形下，可以对层140进行选择性地蚀刻以形成用于栅极的沟槽。
因此，包括AlGaN层130(其在1000-1050C下生长)充当良好的收进层，其既是均匀的并且还具有高的晶体质量，并因此保留GaN层中的电子沟道的高迁移率。这些是双层叠置体的层可以一致地作用以对生长在Si衬底上的GaN沟道同时产生高电荷密度和高迁移率的一些方式。
根据一些实施例，位于GaN沟道上的InAlN和AlGaN双层覆盖叠置体还为GaN晶体管提供了E模式操作。例如，对于被用作为电压调节器、功率管理IC或RF功率放大器的部分的晶体管，一种期望的操作模式是作为E模式晶体管(其表示Vt>0V的晶体管)。为了用GaN来制造E模式晶体管，通常在栅极下方蚀刻掉覆盖层(例如，形成沟槽305)。对于单覆盖结构(例如，在蚀刻以形成沟槽305之前，不具有层130和140两者)，通常通过干法蚀刻来完成蚀刻，并且蚀刻是定时的，不存在蚀刻停止部。这当然导致产量问题并且可能由于过蚀刻或蚀刻损坏而造成低沟道迁移率。双层叠置体在该方面也具有巨大优点，可以在热KOH或NH40H溶液下选择性地湿法蚀刻AlInN，而不会蚀刻AlGaN层。因为电子电荷的全部或至少百分之90是由于AlInN层，所以AlInN层的完全去除产生了E模式操作的获得。因此，过程可以非常好地受到控制，并且沟道迁移率不会由于过蚀刻或干法蚀刻损坏而折中。
使用GaN缓冲体或叠置体可以减小或补偿高晶体结构晶格尺寸的失配和GaN与Si之间的热膨胀系数上的大的失配。在一些情形下，层110具有由AlN层隔开的多个GaN层的GaN叠置体或者是这种GaN叠置体。可以通过较薄的AlN层来隔开相邻(例如，垂直相邻或叠置的)GaN层的每个相邻的对。在底GaN层与衬底之间还可以存在AlN层。在一些情形下，层110、或者GaN缓冲层或叠置体(例如，见图2)具有小于或等于1E9/cm2的缺陷密度(例如，在TH31或沟道114内)。
图2示出了图1中的GaN缓冲层110的示例的细节。图2示出了具有形成在GaN层220、240、260与280之间的AlN层230、250和270的层110。AlN层210形成在顶面103与层220的底面(例如，底GaN层)之间。
由于硅材料102与层110内的GaN材料之间的大的晶格失配，层110可以包括层210(和其它AlN层)。例如，层210可以减少、防止、或提供表面103和材料102以及层220之间的缓冲体。层210还可以俘获硅缺陷并减小来自到达层220的晶格失配缺陷。层210还可以减少材料102与层220的GaN材料之间的化学反应。
在一些情形下，层210可以是生长在衬底100上的成核层，例如，以有助于开始一个或多个半导体材料层(例如，诸如GaN、AlN、AlGaN、AlInN、等之类的一种或多种Ⅲ-N半导体材料，其可以形成层101)在层101上的生长。在衬底101包括Si(100)的一些情形下，例如，成核层210可以包括半导体材料，例如但不限于，氮化铝(AlN)、AlGaN、前述材料中任何材料的合金、和/或前述材料中任何材料的组合。在一些实施例中，成核层210可以具有在大约单层到大约300nm或更大(例如，大约100-200nm或更大、或在大约1-300nm或更大的范围内的任何其它子范围)的范围内的厚度。
在一些情形下，层220包括下3维晶体结构以及上2维晶体结构，该3维晶体结构被生长为层210的表面213上的岛(island)。这些岛在直径上可以在50nm与250nm之间。这些岛在直径上可以为大约100纳米。这些岛在高度或厚度上可以为大约100-250纳米。例如，在一些示例性实施例中，三维的岛可以具有在大约1-250nm或更大(例如，大约50-100nm或更大；大约100-150nm或更大；大约150-200nm或更大；大约200-250nm或更大；或者在大约1-250nm或更大的范围内的任何其它子范围)的范围内的厚度。
在一些情形下，这些岛可以在表面213上生长为或者设置为足够邻近于彼此，以便总体上彼此重叠或以其它方式合并，而同时保持大体上分立。这可以避免形成跨成核层210的下层拓扑结构的连续层。
在一些实施例中，可以通过在形成于层210的表面213上的绝缘体块(insulatorpatch)(例如，图6中用特征612、615、617和619表示)之间的沟槽(例如，图6中用特征614、616和618表示)中生长岛来形成这些岛(例如，见图6)。在一些实施例中，可以通过被迫经由原位图案化以三维模式生长来形成这些岛。这些岛可以在绝缘体的多个小特征(例如，原位的岛、块、等等)之间生长在表面213上或者从表面213生长，这可以有助于确保岛的随后形成是三维的(例如，由多个岛状的半导体结构组成)。在一些示例性实例中，绝缘体层的这些小的、块状特征(例如，图6中用特征612、615、617和619表示)可以具有在大约10nm或更小(例如，大约5-10nm或更小；大约1-5nm或更小；单层；等等)范围内的厚度(例如，高度/深度)。凭借提供这种可选的绝缘体特征，可以使得岛状结构在其特征之间生长或以其他方式形成在其特征之间。
在一些实施例中，可以通过使这些岛生长为形成在层210的表面213上的绝缘体(例如，图6中用特征612、615、617和619表示)之间的间隙(例如，图6中用特征614、616和618表示)中的纳米线来形成这些岛。在一些实施例中，这些岛可以通过被迫经由非原位图案化以三维模式生长来形成。在一些情形下，可以利用一个或多个间隙特征来对形成在表面213上的绝缘体层进行图案化，这可以有助于确保半导体层的随后形成是三维的(例如，由多条纳米线组成)。根据实施例，给定的间隙特征(例如，图6中用特征614、616和618表示)的尺寸可以按照期望进行定制，并且在一些示例性实例中可以具有在大约1-250nm或更大的范围内的宽度。在一些实例中，给定的间隙特征可以具有在大约1-250nm或更大的范围内的高度/深度。凭借提供这种可选的绝缘体层，可以使得纳米线在间隙特征内生长或者以其它方式形成在间隙特征内，并且从其扩大/扩展。在一些情形下，给定的纳米线可以具有在大约1-250nm或更大的范围内的宽度。此外，在一些实施例中，给定的纳米线可具有在大约1-250nm或更大的范围内的高度/深度。
这些3维晶体结构的岛可以减小上2维晶体结构(例如，层220)中的缺陷。在形成这些岛之后，可以在这些岛上生长上2维晶体结构。上2维晶体结构可以被生长为毯式层。上2维晶体结构可以具有在50nm与5微米之间的厚度。上2维晶体结构可以具有在1.2微米与1.5微米之间的厚度。上2维晶体结构可以具有900nm的厚度。上2维晶体结构的一个示例可以包括或者可以是层220-280(例如，不包括这些岛)。
接下来，图2示出了具有AlN层230、250和270的示例性层110；以及形成在层220上的GaN层240、260和280(例如，形成在上2维晶体结构上)。层230、250和270可以缓冲或补偿层110的GaN材料与Si衬底101的GaN材料之间的大的热失配。在一些情形下，在形成层110期间，以凸面的、横截面的形状形成层110，使得当层110达到操作温度时，层110由于层110的GaN材料与衬底101的GaN材料之间的热失配而形成具有减少的裂缝的平坦的层。在一些实施例中，衬底103具有密勒指数(100)。
在一些实施例中，层210具有在50nm与350nm之间的厚度；层220具有在90nm与1500nm之间的厚度；层230具有5-25nm或16nm与18nm之间的厚度；层249具有在100-400nm或218nm与268nm之间的厚度；层250具有在5-25nm之间的厚度，层260具有在100-450nm之间的厚度，层270具有在5-25nm之间的厚度；并且层280具有在400nm与900nm厚之间的厚度。在一些实施例中，层210具有247nm的厚度；层220具有大约100nm的3DGaN和900nm的GaN。在该实施例中，层230为大约16nm；层240为243nm；层250为9.4nm；层260为383nm；层270为5.6nm；并且层280为570nm厚。
在一些情形下，层110具有或者是诸如GaN、AlN、AlGaN、AlInN、之类的一个或多个Ⅲ-N半导体材料的多层的叠置体。例如，以上所描述的层110的GaN层可以表示具有低浓度的Al(例如，低于百分之10(例如，有时低于百分之5)的Al)的AlGaN的层；并且以上所描述的层110的AlN层可以表示具有低浓度的Ga或In(例如，低于百分之10(例如，有时低于百分之5)的Ga或In)的AlGaN或AlInN的层。
在一些实施例中，层110的给定的半导体层可以具有例如在大约1-100nm或更大(例如，大约20nm或更小；大约50nm或更小；大约80nm或更小；或者在大约1-100nm或更大的范围内的任何其它子范围)的范围内的厚度。例如，在层110的给定的半导体包括具有高浓度的Al(例如，大于大约95％)的一些示例性情形下，这些半导体层可具有在大约1-20nm的范围内的厚度。例如，在层110的给定的半导体包括具有低浓度的Al(例如，小于或等于大约5％)的AlGaN的一些示例性情形下，这些半导体层可具有在大约10-1000nm的范围内的厚度。
图3示出了在形成包括位于晶体管层上或晶体管层中的栅极380、结区(例如，源极)360和结区(例如，漏极)370的晶体管300之后的图1中的半导体衬底(例如，层110)。图3示出了在形成具有由层110形成的GaN层310的基于氮化镓(GaN)沟道的晶体管300之后的半导体衬底基底101的一部分；以及位于GaN层上的InAlN和AlGaN双层覆盖叠置体(例如，具有沟槽305的叠置体351)。对于晶体管300，叠置体351可以等于包括蚀刻或设置穿过层140并到达层130的沟槽305的叠置体150。因此，晶体管300包括具有邻近于栅极380下方的沟道316的2DEG沟道314和315的层310。沟道316不包括2DEG沟道，因为层140不存在于沟道316上方。
图3示出了在层140中蚀刻以形成层140的单独的部分340和342的沟槽305。对沟槽305进行蚀刻以暴露具有层130的表面133的宽度W2(和进入到页面中但未示出的长度L2)的层130的顶面333。高K电介质层350共形地形成在(1)部分340和342的顶面143上方；(2)沟槽305中的部分140和142的侧壁313和315上；以及(3)所暴露的表面333上。层350具有等于1nm至15nm的厚度TH6。
图3示出了分别位于叠置体351的部分340和342下方的沟道314和315，例如沟道114。层310可以类似于层110，除了由于去除沟槽305中的层140而导致沟道114不存在于沟道316处；并且在层140不邻近沟槽305存在的情况下，沟道114并不分别作为沟道314和315存在。沟道316被示出为不具有或不包括沟道114(例如，沟道314或沟道315)。沟道316可以由于在沟道316上方不具有层140而不包括2DEG电子沟道。因此，使沟道316偏置以便在部分340与部分342之间产生传导或载流子运动是必要的。这可以被描述为需要大于零伏特的阈值电压(例如，操作是E模式晶体管操作)。在一些情形下，这种E模式是本领域中公知的。在一些情形下，在沟槽305内选择性地蚀刻掉层140，以便从沟道316中去除2DEG沟道，从而需要阈值电压来激活沟道或激活晶体管。在一些情形下，选择性地蚀刻层140(例如，AlInN材料)包括使用包括KOH或NH4OH溶液的湿法蚀刻来选择性地蚀刻AlInN，以便选择性地蚀刻AlInN材料而不蚀刻(例如，除了蚀刻以外)AlGaN材料。层130可以被用作为用于该蚀刻的收进层。
在一些情形下，双层覆盖叠置体351在2DEG沟道314和315的组合(例如，不包括沟道316)中产生或感应小于或等于每SQR250欧姆的薄层电阻。在一些情形下，该电阻可以是跨W1的，位于沟道314和315的组合的沟道(不包括沟道316)的左端与右端之间。在一些情形下，双层覆盖叠置体351在组合沟道中产生或感应每SQR200欧姆与300欧姆之间的薄层电阻。
电介质350可以是或者可以包括高K材料。电介质315可以由氧化铝、氧化铪、氧化钽硅、氧化锆等等形成。在一些情形下，层350是或者包括Al2O3、HfO2、TaSiOx、ZrO2或者这些材料的组合。电介质350可以具有在1纳米与15纳米之间的厚度。
栅极结构380被示出为形成于所暴露的表面333上方的沟槽305中的层350上。结构380可以包括金属栅极。可以通过选择性地蚀刻AlInN材料以暴露AlGaN材料的顶面(例如，表面113或133，133可位于113下方)；并且通过在AlGaN材料的所暴露的表面上方形成栅极电介质350(以及侧壁313和315以及表面143)，来将栅极结构380形成在AlGaN层350的顶面上。结构380可以形成于沟槽中的电介质350上方以及部分340和342的电介质上方(例如，位于沟槽305中并位于部分340和342的部分上)。可能使用的栅极金属为Ti、Ni、Pt、TiN、W、Au、或者这些材料的组合。
结360和370可以分别延伸通过沟道314和315。因此，这些结区可以与沟道314和315直接接触，以减小操作期间的晶体管的电阻。结区或源极360被示出为形成在层310的邻近于部分340、与沟槽305(例如，栅极380)的相对的(例如，在沟道314的左边)的表面303上。结区或漏极370被示出为形成在层310的邻近于部分342、与沟槽305(例如，栅极380)相对(例如，在沟道315的右边)的表面303上。表面303可以由表面113的厚度31形成；并且可以位于沟道114处或下方。区域360可以是N+GaN/InGaN源极区。区域370可以是N+GaN/InGaN漏极区。区域360和370可以具有在10nm与200nm之间的厚度。
图3示出了位于结360上的金属362，以及位于结370上的金属372。金属362和372可以被用作为与结区的接触部，如本领域中公知的。
图4示出了2DEG沟道载流子迁移率420与AlGaN覆盖层厚度430(例如，TH4)的关系、以及2DEG沟道载流子电荷密度410与包括位于GaN层(例如，层110)上的InAlN和AlGaN双层覆盖叠置体(例如，叠置体150)的基于氮化镓(GaN)沟道的晶体管层(例如，层110)的厚度430的关系的绘图400。迁移率和密度可以是针对沟道114的，但如下面指出的，具有叠置体150。
绘图400示出了迁移率和电荷密度如何随着插入AlGaN层130(例如，与仅使用层140相反)来形成双层叠置体而变化。迁移率点指代迁移率，并在右手边的轴420上进行测量。图示中的电荷密度点指代左手边的轴410的电荷密度。因此，图4示出了迁移率420与右手边的轴上的AlGaN厚度430的关系、以及电荷密度410与左手边的轴上的厚度430的关系的绘图400。
图4示出了绘出点442作为不具有层130(例如，不具有AlGaN层)的实施例的电荷密度410的绘图；并且示出了绘出点444作为该实施例的迁移率的绘图。绘图400示出了绘出点452作为具有层130(例如，具有AlGaN层)的实施例的电荷密度410的绘图，该层130在7nm的AlInN层与1nm的AlN层之间具有2nm的厚度；并且示出了绘出点454作为该实施例的迁移率的绘图。绘图400示出了绘出点462作为具有层130(例如，具有AlGaN层)的实施例的电荷密度410的绘图，该层130在7nm的AlInN层与1nm的AlN层之间具有5nm的厚度；并且示出了绘出点464作为该实施例的迁移率的绘图。
对于7nm的AlInN(83％的Al和17％的In)和5nm的AlGaN(30％的Al)的最终的双层叠置体的组合，960cm2/V-s的迁移率(点464)和2.5E13cm-2的电荷密度(点462)产生～250欧姆/sqr的期望的Rsh。可以看到，随着AlGaN层的厚度(例如，TH4)的增加，对于双层覆盖叠置体(例如，叠置体150、351或750)，迁移率稳定地提高。对于仅AlInN的单个覆盖器件叠置体，尽管电荷非常高(点442)，迁移率为大约450cm2/v-s(点444)，产生>500欧姆/sqr的Rsh，这对于SoC晶体管目标是不够的。～250欧姆/sqr的Rsh可以是在Si(100)衬底上形成的最低的观察到的RshGaN沟道。
图5是用于形成包括位于GaN层或沟道上的InAlN和AlGaN双层覆盖叠置体的基于GaN沟道的晶体管层的示例性过程。图5可以示出用于形成层100、晶体管300、晶体管600或晶体管700或者形成这些层的一部分的过程500。在一些情形下，过程500是用于使用InAlN和AlGaN双层覆盖叠置体(例如，见图1、图3、图6-图8中的“结构”)以感应低的Rsh沟道来在Si衬底上形成低薄层电阻的GaN沟道的过程。在一些情形下，过程500是用于形成平坦的、薄的、或三栅极晶体管的过程，该晶体管是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器、或片上系统(SoC)，或者是它们的部分。
图5示出了从框510开始的过程500，其中，在一些可选的情形下，在衬底的顶面上形成GaN沟道层。框510可以包括形成GaN层，该GaN层包括具有由AlN层隔开的多个GaN层的GaN叠置体，以及位于衬底的顶面与底GaN层之间的AlN层。框510可以包括以上关于层110、310、610或710的描述。
接下来，在框520处，在GaN层的顶面上或上方形成第一、下或底覆盖层，该第一、下或底覆盖层是AlGaN材料或者包括AlGaN材料。框520可以包括在GaN层的顶面与AlGaN层的底面之间形成AlN材料层。框520可以包括以上关于层120、130或730的描述。在一些情形下，AlGaN层具有在2nm与10nm之间的厚度，以及大于2.5E13cm/2的电子密度。在一些情形下，AlGaN层包括AlXGa(1-X)N，其中，X小于0.4(或者X在0.35与0.4之间)。在一些情形下，框520包括以上关于层130或730的描述。
接下来，在框530处，在AlGaN层的顶面上或上方形成第二、上或顶部覆盖层(例如，关于底覆盖层)，该第二、上或顶部覆盖层是AlInN材料或者包括AlInN材料。在一些情形下，AlInN层具有在5nm与15nm之间的厚度，以及在900CM2与1000CM2之间的沟道迁移率。在一些情形下，AlInN层是AlYIn(1-Y)N，其中，Y小于0.2(或者等于0.17)。在一些情形下，AlGaN材料的顶面形成收进材料表面，可以在该表面上选择性地蚀刻AlInN材料。框520可以包括以上关于层140或740的描述。
在一些情形下，框520和530可以描述在GaN层的顶面上或上方形成双层覆盖叠置体，其中，双层覆盖叠置体具有小于或等于每SQR250欧姆的薄层电阻；或者跨2DEG沟道的宽度的每SQR250欧姆与350欧姆之间的薄层电阻。在一些情形下，AlGaN层使得GaN材料的沟道中的电子经受较少的界面粗糙散射和较少的合金散射，并因此与不具有AlGaN层的情况相比，提供较高的迁移率。
在一些情形下，框510包括在大约1050摄氏度(C)的温度下在腔室中形成GaN层；框520包括在1000摄氏度与1050摄氏度之间的温度下在腔室中形成AlGaN层；并且框530包括在700摄氏度与750摄氏度之间的温度下在腔室中形成AlInN层。在一些情形下，GaN、AlGaN、以及AlInN层的顶面和底面包括平滑表面。在一些情形下，框510、520和530描述了形成用于GaN沟道晶体管的晶体管层。
接下来，在框540处，在一些可选的情形下，晶体管由晶体管层形成。框540可以包括在AlGaN层的顶面上或上方(例如，在形成于AlGaN层的顶面上的电介质层上)形成栅极。在一些情形下，形成栅极包括选择性地蚀刻AlInN材料以暴露AlGaN材料的顶面。以及在AlGaN材料的所暴露的表面上方形成栅极电介质。选择性地蚀刻AlInN材料可以通过使用包括KOH或NH4OH溶液的湿法蚀刻以选择性地蚀刻AlInN材料，除了(例如，但不蚀刻)AlGaN材料。框540可以包括以上关于沟槽305、层350、栅极380或区域780的描述。
框540可以可选地包括在AlInN层上或上方形成结区(例如，源极和漏极)。在一些情形下，用于激活晶体管或使晶体管导通的阈值电压(Vt)大于0伏特。
根据实施例，过程500只包括框520和530。根据实施例，过程500只包括框510、520和530。根据实施例，过程500只包括框520、530和540。
根据实施例，以上对于图1-图5的描述可以被应用于其它类型的晶体管，例如三栅极晶体管，或者通过其它工艺形成的具有GaN沟道的晶体管。
根据一些实施例，代替直接在Si(100)衬底101上的GaN缓冲体110上直接生长AlInN140，使用双层覆盖叠置体150。这避免了AlInN层的不均匀性(尤其在接近于GaN沟道处)，在没有层130的情况下，该不均匀性可能是在GaN沟道中观察到的低迁移率的原因。通过在AlInN层140之前插入均匀的AlGaN层130(以及可选地，层120)，沟道114中的电子经受较少的界面粗糙散射和合金散射，并且获得高的迁移率。
在一些情形下，AlGaN层130被保持为薄的，这是因为在高Al成分的AlGaN(例如，35％-40％的Al)开始在GaN中产生位错和缺陷之前，该高Al成分的AlGaN在GaN上具有～8-10nm的关键层厚度。此外，AlGaN层必须是均匀的和高质量的，以便保持高的沟道迁移率。一些实施例还包括层120，以进一步使表面113处的Al的百分比平滑或均质，从而减小合金散射。在一些情形下，AlInNiAlGaN双层叠置体包括双层叠置体的非常平滑的表面形态，再次突出了AlGaN层获得平滑的最终外延表面的优点。在一些情形下，本文中的实施例涉及制造Ⅲ-Ⅴ类型和Si衬底或沟道器件，该器件被生产用于个人计算机、平板计算机、智能电话、功率管理和通信设备中。
图6是在形成基于氮化镓(GaN)沟道的晶体管600之后的半导体衬底基底101的一部分的示意性横截面图，该基于氮化镓(GaN)沟道的晶体管600具有生长到硅衬底中的沟槽或间隙外部的GaN层610(例如，见GaN的部分614、616和618)；以及位于GaN层上的InAlN和AlGaN双层覆盖叠置体(例如，具有沟槽305的叠置体351)。对于晶体管600，叠置体351包括蚀刻或设置穿过层140并且到层130的沟槽305。因此，晶体管600包括具有邻近于栅极380下方的沟道316的2DEG沟道314和315的层610。
层610被示出为具有厚度TH2以及位于表面103上的氧化物区612、615、617和619的厚度TH21。在氧化物区材料610之间具有GaN区614、616、和618。氧化物区具有宽度W4，例如在50纳米与1000纳米之间的宽度。区域614、616和618具有宽度W3，例如在20纳米与1000纳米之间的宽度。厚度TH21可以在20纳米与200纳米之间。在一些情形下，氧化物(例如，区域612、615、617和619)的厚度、间距和宽度将由GaN晶体管600的尺寸来确定。层610可以表示在氧化物区之间的GaN材料的沟槽生长，例如其中，从氧化物区之间的表面103生长区域614、616、和618(例如，见图2中对于层220的3D岛或纳米线和2D层的描述)。这种生长可以在表面113上方延伸并随后被平坦化(例如，2D层)以形成表面113。晶体管600可具有生长到沟槽外部的GaN沟道，以使用双层复合叠置体150来形成平面的GaN晶体管。
图7是在形成基于氮化镓(GaN)沟道的鳍状晶体管层702之后的半导体衬底基底101的一部分的示意性横截面视图，该基于氮化镓(GaN)沟道的鳍状晶体管层702具有生长在硅鳍状物701上的GaN鳍状物层710；以及位于GaN鳍状物层上的InAlN和AlGaN双层鳍状物覆盖叠置体(例如，具有凹陷的栅极区780的鳍状物叠置体750)。图8是沿着形成基于氮化镓(GaN)沟道的鳍状晶体管700之后的半导体衬底基底101的一部分的鳍状物790的3D横截面，该基于氮化镓(GaN)沟道的鳍状晶体管700来自具有生长在硅鳍状物701上的GaN鳍状物层710；以及位于GaN鳍状物层上的InAlN和AlGaN双层鳍状物覆盖叠置体(例如，具有凹陷的栅极区780的鳍状物叠置体750)的鳍状物晶体管层702。图8可以示出沿着图7中的基于GaN沟道的鳍状物晶体管的鳍状物的透视横截面视图。使用双层复合叠置体750，晶体管700可以是晶体管300的三栅极版本。
图7示出了包括具有形成于鳍状物701上的InAlN和AlGaN双层覆盖叠置体750的鳍状物晶体管层702的鳍状物。在一些情形下，在功能上，晶体管层702可以与层100类似，但晶体管层702以“鳍状”形状(例如，对于鳍状晶体管)来形成。叠置体750可以类似于叠置体351，但叠置体750以“鳍状”形状(例如，对于鳍状晶体管)来形成。对于鳍状晶体管层702，叠置体750包括具有宽度W5的凹陷的栅极区780，该宽度W5围绕鳍状物790的3个侧被蚀刻或设置穿过层140并到达层130。因此，鳍状物晶体管层702包括具有2DEG沟道714和715(例如，类似于沟道314和315但围绕鳍状物790的3个侧)的层710；以及邻近于凹陷的栅极区780下方的沟道716(例如，类似于沟道316但围绕鳍状物790的3个侧)。沟道716可以不包括2DEG沟道，这是因为层740不存在于沟道716上方。
鳍状物790(或鳍状晶体管层702)可以包括围绕鳍状物790的3个侧所形成的鳍状物701、层710、层730、以及层740。鳍状物701可以形成在衬底101的表面703上。在一些情形下，可以通过对衬底101的表面103进行蚀刻来形成鳍状物701。鳍状物701可以是硅鳍状物，具有在10纳米与20纳米之间的厚度。层710可以生长(例如，外延地)或沉积在鳍状物701的表面上。鳍状物701可以包括材料102并可以具有类似于表面103的表面。材料710可以由针对层110所描述的材料构成。在一些情形下，材料710包括针对层110(例如，见图2)所描述的1个或多个层。层730形成在层710上或上方。在一些情形下，在层730与层710之间形成AlN鳍状物层(例如，类似于围绕鳍状物790的3个侧所形成的层120)。该AlN层可以具有类似于层120的AlN层的厚度。
图7和图8示出了形成在衬底101的表面703上的浅沟槽隔离(STI)氧化物760。层760可具有顶面763，层710、730和740接触该顶面763或者设置在该顶面763上方。
层730可以与层130具有类似的材料、由类似的工艺形成，并且具有的功能类似的功能。层740被示出为形成在层730上。层740可以与层140具有类似的材料、由类似的工艺构成并且具有功能类似的功能。
层710可以是具有在10纳米与100纳米之间的厚度的GaN的层。层730可以是具有在2纳米与10纳米之间的厚度的AlGaN材料的层。层740可以是具有在5纳米与10纳米之间的厚度的AlInN的层。
图8示出了包括鳍状晶体管层702(例如，鳍状物790)和凹陷的栅极区780的晶体管700。凹陷的栅极区780可以是将层740蚀刻掉以暴露表面733或层730的区域。可以在区域780上形成栅极，例如以形成薄的晶体管。
图8示出了结区770，例如源极区或漏极区。可以意识到，可以在晶体管700的另一端上形成另一结区。
在一些情形下，双层覆盖叠置体750在2DEG沟道714和715(例如，不包括沟道716)的组合中产生或感应小于或等于每SQR250欧姆的薄层电阻。在一些情形下，该电阻可以跨W6、位于沟道714与715(不包括沟道716)的组合的沟道的左端与右端之间。在一些情形下，双层覆盖叠置体751在组合沟道中产生或感应每SQR200欧姆与300欧姆之间的薄层电阻。
因此，本文中所描述的器件和过程提供了GaN沟道器件(例如，具有2DEG沟道或沟道部分)的较高的沟道迁移率、电荷密度和较低的薄层电阻。在一些情形下，层100、晶体管300、晶体管600或晶体管700可以是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器、或片上系统(SoC)或者是它们的部分。在一些情形下，这种SoC可以是图9或者可以包括图9，并可以包括用于功率传送的、与电池接触的、向片上系统或SoC的电路提供功率的晶体管。SoC可以具有与逻辑晶体管、存储晶体管、通信晶体管(例如，RF放大器)、和/或其它电子设备和逻辑在同一芯片上的电池功率管理(例如，上电、停电、以及功率电压源晶体管)。
可能期望这些晶体管在结区之间具有非常低的电阻，从而对于晶体管而言将功率从电池传送到电路不会损失功率或不需要功率。在一些情形下，对于这些晶体管，使用具有叠置体150的晶体管层100、晶体管300、600或700提供了低的薄层电阻，如本文中指出的。
图9图示了根据一些实施方式的计算设备900，例如片上系统(SoC)。计算设备900容纳板902。板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理和电气地连接到板902。在一些实施方式中，至少一个通信芯片906也物理和电气地连接到板902。在另外的实施方式中，通信芯片906是处理器904的部分。
在一些情形下，图9图示了根据一个实施方式的包括片上系统(SoC)902的计算设备900。在一些情形下，图9示出了片上系统(SoC)技术的示例(例如，母板902)。这种SoC可以包括微处理器或CPU，以及各种其它部件，包括用于功率和电池管理；射频(RF)处理、接收和传输；电压调节；功率管理；以及可能的其它系统(例如，可以在蜂窝电话等等中找到的那些系统)的电子设备和晶体管。图9可以包括具有叠置体150的晶体管层100、晶体管300、600、或700中的一个或多个，从而提供低的薄层电阻，如本文中指出的。
取决于其应用，计算设备900可以包括其它部件，这些部件可以物理和电气地连接到板902，或可以不物理和电气地连接到板902。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如硬盘驱动、压缩盘(CD)、数字多功能盘(DVD)等等)。
通信芯片906使能用于来往于计算设备900的数据传输的无线通信。术语“无线”及其派生词可用于描述可通过使用经由非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示所关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片906可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短距离无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片906可以专用于较长距离无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。在一些实施方式中，集成电路管芯包括具有叠置体150的晶体管层100、晶体管300、晶体管600和/或晶体管700中的一个或多个，从而提供低薄层电阻，如本文中例如参考图1-图8所指出的。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。在一些情形下，处理器904可以是SoC。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。根据另一种实施方式，包括通信芯片的封装体并入了晶体管层100、具有叠置体150的晶体管300、晶体管600和/或晶体管700中的一个或多个，从而提供低薄层电阻，如本文中指出的。在另外的实施方式中，在计算设备900内所容纳的另一个部件可以包括微电子封装体，该微电子封装体包括诸如以上所描述的之类的具有覆盖器件层的鳍状器件。
在各种实施方式中，计算设备900可以是膝上电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码照相机、便携式音乐播放器或数字视频录像机。在另外的实施方式中，计算设备900可以是处理数据的任何其它电子设备。
示例
以下示例涉及实施例。
示例1是用于形成晶体管层的方法，该方法包括：在衬底的顶面上形成GaN沟道层；在GaN层的顶面上形成双层覆盖叠置体；其中，形成双层覆盖叠置体包括：在AlN层的顶面上形成AlGaN材料的下覆盖层，该AlN层形成于GaN层的顶面上；以及在AlGaN材料的顶面上形成AlInN材料的上覆盖层。
在示例2中，示例1的主题可以可选地包括，其中，GaN层包括具有由AlN层隔开的多个GaN层的GaN叠置体，并且其中，双层覆盖叠置体在形成于GaN层的上厚度中的2DEG沟道中产生每SQR在200欧姆与300欧姆之间的薄层电阻。
在示例3中，示例1的主题可以可选地包括，其中，AlGaN层具有在2nm与10nm之间的厚度，以及大于2.5E13cm/2的电子密度；并且其中，AlInN层具有在5nm与15nm之间的厚度，以及在900CM2与1000CM2之间的沟道迁移率。
在示例4中，示例1的主题可以可选地包括，其中，AlGaN层包括AlXGa(1-X)N，其中，X小于0.4；并且其中，AlInN层为AlYIn(1-Y)N，其中，Y大于0.8。
在示例5中，示例1的主题可以可选地包括，其中，AlGaN材料的顶面形成收进材料表面，收进材料表面上的AlInN材料能够被选择性蚀刻。
在示例6中，示例1的主题可以可选地进一步包括：在AlGaN层的顶面上方形成栅极；以及在栅极的两侧上的AlInN层上形成结区。
在示例7中，示例6的主题可以可选地包括，其中，形成栅极包括：选择性地蚀刻AlInN材料以暴露AlGaN材料的顶面，其中，选择性地蚀刻AlInN材料包括：使用包括KOH或NH4OH溶液的湿法蚀刻来选择性地蚀刻AlInN材料而不蚀刻AlGaN材料；在AlGaN材料的所暴露的表面上方形成栅极电介质；以及在栅极电介质上形成金属栅极电极。
在示例8中，示例1的主题可以可选地包括，其中，AlGaN层具有预定的厚度，该预定的厚度被配置为使得：与没有AlGaN层的情况相比，GaN材料的2DEG沟道中的电子经受较少的界面粗糙散射和较少的合金散射，并因此提供较高的迁移率。
在示例9中，示例1的主题可以可选地包括，其中，形成GaN层包括在大约1050摄氏度(C)的温度下在腔室中形成GaN材料；其中，形成AlGaN层包括在1000摄氏度与1050摄氏度之间的温度下在腔室中形成AlGaN，并且其中，形成AlInN层包括在700摄氏度与750摄氏度之间的温度下在腔室中形成AlInN材料。
在示例10中，示例1的主题可以可选地包括，其中，晶体管是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器或片上系统(SoC)的其中之一的部分。
示例11是一种晶体管层，该晶体管层包括：位于衬底的顶面上的GaN沟道层；位于GaN层的顶面上的双层覆盖叠置体，其中，双层覆盖叠置体包括：位于AlN层的顶面上的AlGaN材料的下覆盖层，该AlN层位于GaN层的顶面上；以及位于AlGaN材料的顶面上的AlInN材料的上覆盖层。
在示例12中，示例11的主题可以可选地包括，其中，GaN层包括具有由AlN层隔开的多个GaN层的GaN叠置体，并且其中，双层覆盖叠置体在形成于GaN层的上厚度中的2DEG沟道中产生每SQR200欧姆与每SQR300欧姆之间的薄层电阻。
在示例13中，示例11的主题可以可选地包括，其中，AlGaN层具有在2nm与10nm之间的厚度，以及大于2.5E13cm/2的电子密度；并且其中，AlInN层具有在5nm与30nm之间的厚度，以及在900CM2/V-s与1400CM2/V-s之间的沟道迁移率。
在示例14中，示例11的主体可以可选地包括，其中，AlGaN层包括AlXGa(1-X)N，其中，X小于0.4；并且其中，AlInN层为AlYIn(1-Y)N，其中，Y大于0.8。
在示例15中，示例11的主题可以可选地包括，其中，AlGaN材料的顶面形成收进材料表面，收进材料表面上的AlInN材料能够被选择性蚀刻。
在示例16中，示例11的主题可以可选地进一步包括：位于AlGaN层的顶面上方的栅极；以及位于栅极的两侧上的AlInN层上的结区。
在示例17中，示例16的主题可以可选地包括，其中，栅极包括：位于沟槽中的AlGaN材料的所暴露的表面上方的栅极电介质；以及位于沟槽中的栅极电介质上的金属栅极电极。
在示例18中，示例11的主题可以可选地包括，其中，AlGaN层具有预定的厚度，该预定的厚度被配置为使得：与没有AlGaN层的情况相比，GaN材料的2DEG沟道中的电子经受较少的界面粗糙散射和较少的合金散射，并因此提供较高的迁移率。
在示例19中，示例11的主题可以可选地包括，其中，晶体管是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器或片上系统(SoC)的其中之一的部分。
示例20是一种用于计算的系统，该系统包括：耦合到存储器的微处理器，该微处理器具有包含晶体管层的至少一个电子晶体管，该晶体管层包括：位于衬底的顶面上的GaN沟道层；位于GaN层的顶面上的双层覆盖叠置体，其中，双层覆盖叠置体包括：位于AlN层的顶面上的AlGaN材料的下覆盖层，该AlN层位于GaN层的顶面上；以及位于AlGaN材料的顶面上的AlInN材料的上覆盖层。
在示例21中，示例20的主题可以可选地包括：其中，AlGaN层具有在2nm与10nm之间的厚度，以及大于2.5E13cm/2的电子密度；并且其中，AlInN层具有在5nm与15nm之间的厚度，以及在900CM2/V-s与1400CM2/V-s之间的沟道迁移率，并且其中，双层覆盖叠置体在形成于GaN层的上厚度中的2DEG沟道中产生每SQR200欧姆与每SQR300欧姆之间的薄层电阻。
在示例22中，示例20的主题可以可选地包括，其中，AlGaN层包括AlXGa(1-X)N，其中，X小于0.4；并且其中，AlInN层为AlYIn(1-Y)N，其中，Y大于0.8。
在示例23中，示例20的主题可以可选地进一步包括：位于AlGaN层的顶面上方的栅极，其中，栅极包括：位于沟槽中的AlGaN材料的所暴露的表面上方的栅极电介质；以及位于沟槽中的栅极电介质上的金属栅极电极；以及位于栅极的两侧的AlInN层上的结区。
在示例24中，示例20的主题可以可选地包括，其中，晶体管是电压调节器、功率管理集成电路(IC)、射频(RF)功率放大器、或片上系统(SoC)的其中之一的部分。
示例25是包括用于执行根据权利要求1-10中的任一项所述的方法的单元的装置。
在以上描述中，为了解释的目的，已经阐述了许多具体细节，以便提供对这些实施例的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有这些具体细节中的某些具体细节的情况下实施一个或多个其它实施例。所描述的具体实施例并非被提供以限制本发明的实施例而是被提供以图示本发明的实施例。本发明的实施例的范围并非将通过以上提供的具体示例来确定，而是仅由所附权利要求来确定。在其它实例中，已经以框图形式或者在没有细节的情况下示出了公知的结构、设备、和操作，以免模糊对本说明书的理解。在认为适当的情况下，附图标记或附图标记的端子部分已经在附图中重复，以指示对应的或类似的元件，这些元件可以可选地具有类似的特征。
还应当意识到，贯穿本说明书对“一个实施例”、“实施例”、“一个或多个实施例”、或“不同实施例”的参考例如表示具体的特征可以包括在实施例的实施中。类似地，应当意识到，在本说明书中，为了使本公开内容合理化并辅助理解实施例的各创造性方面，在单个实施例、附图、或者对其描述中，各特征在某些时候被集合在一起。然而，本公开内容的该方法不应当被解释为反映需要比在每个权利要求中所明确记载的特征更多特征的实施例。相反，如所附权利要求反映的，实施例的创造性方面可以在于少于单个所公开的实施例的所有特征。例如，尽管以上描述和附图描述了形成平面的或鳍状晶体管层或晶体管，但以上描述和附图可以被应用到形成其它晶体管配置，包括例如双栅极、全包围栅(AAG)(也被称为栅绕式)，线(例如，纳米线)以及其它适当的晶体管配置。因此，具体实施方式之后的权利要求由此被明确并入到改具体实施方式中，其中，每个权利要求都代表其自身作为本发明的单独的实施例。