硅控整流器的制作方法

本发明是有关于一种静电放电防护装置，且特别是有关于硅控整流器。

背景技术：

静电放电(electrostatic discharge,ESD)防护装置常应用于各种电子装置中，以增加电子装置的可靠度。硅控整流器(Silicon-controlled rectifier,SCR)常应用于各种ESD防护装置中。

在一些现有技术中，SCR需通过多个井区实现，造成元件的面积过大。在另一些技术中，SCR设置需要深N井(deep N-well)等等的特殊制程来实现。如此，SCR的布局面积与制造成本会明显增加。

技术实现要素：

为了解决上述问题，本发明的一方面提出一种硅控整流器。硅控整流器包含基板、井区、深掺杂区、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。井区设置于基板上，并设置于元件区域下方。深掺杂区设置于井区内。第一掺杂区具有一第一导电型，并耦接至硅流整流器的阳极。第二掺杂区具有第一导电型，并位于深掺杂区上。第三掺杂区具有第一导电型，并位于深掺杂区上。第四掺杂区具有第二导电型，位于第二掺杂区与第三掺杂区之间，并耦接至硅流整流器的阴极。第四掺杂区位于深掺杂区上，并经由深掺杂区以及第二掺杂区与第三掺杂区而与井区电性绝缘。

本发明的另一方面提出一种硅控整流器。硅控整流器包含基板、多个绝缘层、井区、第一深掺杂区、第二深掺杂区、多个具有第一导电型的第一掺杂区以及多个具有第二导电型的第二掺杂区。多个绝缘层设置于基板上，以定义元件区域。井区设置于基板上，其中井区设置于该元件区域内。第一深掺杂区与第二深掺杂区，设置于井区内。多个第一掺杂区中的第一者与第二者设置于第一深掺杂区上，且多个第一掺杂区中的第三者与第四者设置于第二深掺杂区 上。多个第二掺杂区中的第一者设置于第一深掺杂区上，并位于多个第一掺杂区的第一者与第二者之间，且多个第二掺杂区中的第二者设置于第二深掺杂区上，并位于多个第一掺杂区的第三者与第四者之间。

综上所述，本发明所示的硅控整流器可实现于各种类型的静电放电防护装置。通过设置深掺杂区，本发明的硅控整流器可以单一井区实现，故可节省布局面积，降低制造上的成本。同时，通过深掺杂区，多个掺杂区可与井区电性绝缘，以达到较好的操作效能。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1A为根据本发明的一些实施例所绘示的一种硅控整流器的电路示意图；

图1B为根据本发明的一些实施例所绘示图1A中的硅控整流器的内部等效接面示意图；

图2为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图；

图3为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图；

图4为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图；以及

图5为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图。

具体实施方式

下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。

在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、 区域、层与/或区块。因此，在下文中的一第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。

在本文中，当一个元件被称为“在…上”时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为“直接在”另一元件，它是不能有其他元件存在于两者的中间。如本文所用，词汇“与/或”包含了列出的关联项目中的一个或多个的任何组合。

再者，本文中的相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，描述原为位于其它元件的“下”侧的元件将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一附图中的装置被翻转，描述原为位于其它元件的“下方”或“之下”的元件将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“下方”和“上方”两种方位。

另外，关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

请参照图1A与图1B，图1A为根据本发明的一些实施例所绘示的一种硅控整流器的电路示意图，且图1B为根据本发明的一些实施例所绘示图1A中的硅控整流器的内部等效接面示意图。

如图1A所示，硅控整流器100包含双载子接面晶体管(bipolar junction transistor)T1与双载子接面晶体管T2。双载子接面晶体管T1的射极耦接至硅控整流器100的阳极P1，双载子接面晶体管T1的集极耦接至双载子接面晶体管T2的基极，且双载子接面晶体管T1的基极耦接至双载子接面晶体管T2的集极。双载子接面晶体管T2的射极耦接至硅控整流器100的阴极P2。通过上述设置方式，硅控整流器100可具有较低的保持电压与较低的导通阻值。因此，硅控整流器100可适用于各种静电放电(Electrostatic Discharge,ESD)防护的电路应用中。

再者，如图1A所示，双载子接面晶体管T1为PNP型，且双载子接面晶体管T2为NPN型。等效而言，如图1B所示，硅控整流器100依序包含了四 个接面P、N、P、N。

以下将以附图说明本发明的多个实施方式。为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明的部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。

请参照图2，图2为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图。如图2所示，硅控整流器200包含基板210、绝缘层212、绝缘层214、井区220、深掺杂区240、掺杂区260、掺杂区262、掺杂区264以及掺杂区266。

于一些实施例中，基板210可为P型基板(P-substrate)。如图2所示，绝缘层212与绝缘层214设置于基板210上，以定义元件区域C1。于一些实施例中，如图2所示，绝缘层212与绝缘层214可利用浅沟槽(Shallow Trench Isolation,STI)隔离实现。或者，于另一些实施例中，绝缘层212与绝缘层214更可为氮化硅层(silicon nitride layer)等其他电性绝缘材料。

于此例中，井区220为N型井。如图2所示，井区220设置于基板210上，并位于元件区域C1下。深掺杂区240设置于井区220内。掺杂区260、掺杂区262与掺杂区264设置以具有第一导电型，并设置于井区2201内。掺杂区266具有第二导电型，并设置于井区220内。掺杂区260耦接至硅控整流器200的阳极P1，且掺杂区266耦接至硅控整流器200的阴极P2。掺杂区262、掺杂区264与掺杂区266设置于深掺杂区240上，并接触深掺杂区240。

于一些实施例中，深掺杂区240可为P型深掺杂区。举例而言，掺杂区260、掺杂区262与掺杂区264为P型掺杂区，且掺杂区266为N型掺杂区。等效而言，如图2所示，掺杂区260、井区220、深掺杂区240以及掺杂区266沿着虚线路径L依序形成了前述的四个接面P、N、P、N。

在互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)的制程技术中，深掺杂区240可应用于各种类型的ESD防护装置中。于一些实施例中，深掺杂区240可为P型静电放电防护层(P-ESD layer)。通过设置深掺杂区240，掺杂区266可与井区220电性绝缘。如此一来，硅控整流器200可通过CMOS制程实现。由于硅控整流器200中的各掺杂区可设置于 同一井区220，故能降低硅控整流器200所使用的电路面积，进而降低硅控整流器200的制造成本。此外，本领域具有通常知识者可根据实际应用的需求，而通过调整深掺杂区240的制程参数(例如：厚度)来调整硅控整流器200的相关元件参数。

于一些类似技术中，掺杂区266与掺杂区264(或掺杂区262)会设置浅沟槽，以使得掺杂区266与井区220电性绝缘。然而，此种设置方式可能会导致深掺杂区240的边缘与浅沟槽之间出现漏电流，而无法让掺杂区266与井区220完全电性绝缘。在另一些类似技术中，掺杂区266与掺杂区264(或掺杂区262)会设置而直接接触。在制程中，此种设置方式可能无法在掺杂区266与掺杂区264之间形成较好的接面，而导致硅控整流器200的效能降低。

相较于前述的类似技术，于一些实施例中，硅控整流器200中的掺杂区266与掺杂区264(或掺杂区262)之间可设置一定的距离，而在不设置浅沟槽下达到电性绝缘。如此一来，硅控整流器200的漏电流得以降低，并同时维持硅控整流器200的效能。

于另一些实施例中，掺杂区262、掺杂区264与掺杂区266之间的间隔上可设置硅化物阻挡层(salicide blocking layer)以隔开掺杂区262、掺杂区266与掺杂区266。于一些制程中，前述的硅化物阻挡层包含电阻保护氧化(resistor protection oxide,RPO)层。

于又一些实施例中，如图2所示，硅控整流器200还包含栅极电极280。栅极电极280设置于元件区域C1上方，并位于掺杂区260与掺杂区262之间。栅极电极280可用以隔开掺杂区260与掺杂区262，以定义两者在布局上的位置。于各个实施例中，栅极电极202可为多晶硅层。

请参照图3，图3为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图。相较于前述图2中的硅控整流器200，于此实施例中，硅控整流器300的掺杂区262与掺杂区264更设置以耦接至硅控整流器300的阴极P2。

请参照图4，图4为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图。相较于图3中的硅控整流器400，于此实施例中，硅控整流器400还包含深掺杂区440、掺杂区460与掺杂区462。深掺杂区440设置于井区220内，并设置于元件区域C1下方。掺杂区460设置以具有第一导电型，且掺杂区462设置以具有第二导电型。掺杂区460、掺杂区462与掺杂区260设置于 井区220内，并位于深掺杂区440上，其中掺杂区462设置于掺杂区460与掺杂区260之间。掺杂区460、掺杂区462与掺杂区260耦接至硅控整流器400的阳极P1。于又一些实施例中，掺杂区460、掺杂区462与掺杂区260接触于深掺杂区440。

举例来说，深掺杂区440可为P型深掺杂区，掺杂区460、掺杂区260、掺杂区262与掺杂区264可为P型掺杂区，且掺杂区462、掺杂区462与掺杂区266可为N型掺杂区。如此一来，掺杂区262、井区220、深掺杂区440以及掺杂区462沿着虚线路径L1形成了前述的四个接面P、N、P、N。同样地，掺杂区260、井区220、深掺杂区240以及掺杂区266沿着虚线路径L2形成了四个接面P、N、P、N。

换句话说，于此实施例中，硅控整流器400具有对称结构，其实质上形成了具有双向设置方式的两个硅控整流器元件。通过上述设置方式，可在单一井区220内形成更多的硅控整流器元件，进而节省制造成本。

本文上述的各个实施例，仅N型井区220与P型深掺杂区240与440为例进行说明，但本发明并不以此为限。应当了解到，上述各实施例中的井区220、深掺杂区240与440以及各个掺杂区260、262、264、266、460、462的导电型可相应置换。

请参照图5，图5为根据本发明的一些实施例所绘示的一种硅控整流器的剖面示意图。举例而言，如图5所示，于此例中，井区220为P型井，且深掺杂区240为N型深掺杂区，例如为N型静电放电防护层(N-ESD layer)。掺杂区260耦接至硅控整流器500的阴极P2，且掺杂区266耦接至硅控整流器的阳极P1。掺杂区262与掺杂区264为N型掺杂区。掺杂区266与掺杂区260为P型掺杂区。如此，掺杂区266、深掺杂区240、井区220以及掺杂区260沿着虚线路径L形成了四个接面P、N、P、N。硅控整流器500的设置方式类似于前述图2中的硅控整流器200，故在此不再重复赘述。

此外，应当了解到，硅控整流器500的设置方式亦可应用至前述硅控整流器400的对称结构中。上述各实施例中的设置方式仅为例示，可拓展至各种ESD防护电路中的设置方式亦应涵盖于本发明的范围中。

综上所述，本发明所示的硅控整流器可实现于各种类型的静电放电防护装置。通过设置深掺杂区，本发明的硅控整流器可以单一井区实现，故可节省布 局面积，降低制造上的成本。同时，通过深掺杂区，多个掺杂区可与井区电性绝缘，以达到较好的操作效能。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。