用于集成闪存器件和高k金属栅极逻辑器件的凹进的硅化物结构的制作方法

本发明总体涉及半导体领域，更具体地，涉及嵌入式闪存器件。

背景技术：

半导体制造工业在过去的几十年里已经历了快速发展。在半导体演变过程中，随着时间的推移，已减小了半导体器件的最小特征尺寸，从而有助于增加连续几代的集成电路(IC)中每单元面积上的半导体器件的数量。这种器件“缩小”允许工程师将更多的器件和更多的相应功能封装在最新一代的IC上，因此成为现代数码时代的一种潜在驱动力。另一个有助于提高IC功能的进步为用金属栅极代替传统的多晶硅栅极，并且用所谓的高k电介质代替传统的二氧化硅栅极电介质。然而，二氧化硅具有约3.9的介电常数，高k电介质具有大于3.9的介电常数，这样有助于降低栅极漏电流且允许晶体管的较快的开关。

技术实现要素：

根据本发明的一个方面，提供了一种用于嵌入式闪存器件的集成电路(IC)，该集成电路包括：闪存单元，具有存储单元栅极；硅化物接触衬垫，布置在存储单元栅极的凹槽中，其中，硅化物接触衬垫的顶面相对于存储单元栅极的顶面是凹进的；以及电介质侧壁间隔件，沿着凹槽的侧壁从存储单元栅极的顶面延伸至硅化物接触衬垫的顶面。

优选地，该IC还包括：垂直接触件，延伸穿过凹槽并且连接至硅化物接触衬垫。

优选地，该存储单元栅极是在闪存单元的沟道区上方延伸的存储栅极。

优选地，凹槽终止于存储栅极的上表面和邻近存储栅极的伪选择栅极的上表面，存储栅极的上表面和伪选择栅极的上表面共平面。

优选地，凹槽关于存储栅极和邻近存储栅极的伪选择栅极是不对称的。

优选地，存储单元栅极是在闪存单元的沟道区上方延伸的选择栅极。

优选地，凹槽终止于选择栅极的上表面，并且硅化物接触衬垫在介于电介质侧壁间隔件的两个内侧壁之间的选择栅极的上表面上连续地延伸。

根据本发明的另一方面，提供了一种用于嵌入式闪存器件的集成电路(IC)，该集成电路包括：半导体衬底，包括由闪存单元的阵列构成的存储阵列区和不同于存储阵列区的存储器接触衬垫区；存储单元栅极，从阵列中的闪存单元延伸至存储器接触衬垫区；以及硅化物接触衬垫，布置在存储器接触衬垫区中的存储单元栅极的顶面上方，其中，存储器接触衬垫区中的硅化物接触衬垫的顶面相对于存储阵列区中的存储单元栅极的顶面是凹进的。

优选地，硅化物接触衬垫布置在存储器接触衬垫区中的存储单元栅极的顶面内的凹槽中。

优选地，电介质侧壁间隔件沿着凹槽的侧壁从存储单元栅极的上表面延伸至凹槽底部的硅化物接触衬垫的顶面。

优选地，该IC还包括：垂直接触件，延伸穿过凹槽并且连接至位于存储器接触衬垫区中的硅化物接触衬垫。

优选地，存储单元栅极是从接触衬垫区的位置水平延伸至闪存单元的沟道区上方的选择栅极。

优选地，存储单元栅极是从接触衬垫区中的位置水平延伸至闪存单元的沟道区上方的存储栅极。

优选地，凹槽终止于存储栅极的上表面和伪选择栅极的上表面，存储栅极的上表面和伪选择栅极的上表面共平面。

优选地，凹槽相对于存储栅极和伪选择栅极是不对称的。

优选地，该IC还包括：逻辑区，布置在半导体衬底中；以及逻辑器件，布置在逻辑区中并且包括通过介电常数超过3.9的材料与半导体衬底分隔开的金属栅极；其中，存储单元栅极的顶面和硅化物接触衬垫的顶面相对于金属栅极的顶面是凹进的。

优选地，存储单元栅极是存储栅极、选择栅极、擦除栅极、字线和控制栅极中的一种。

优选地，闪存器件包括：选择栅极；存储栅极，与选择栅极间隔开；以及电荷捕获电介质，布置在存储栅极下面并且介于选择栅极和存储栅极的相邻侧壁之间。

根据本发明的又一方面，提供了一种制造嵌入式闪存器件的方法，该方法包括：包含一个半导体衬底，半导体衬底包括分别从存储阵列区延伸至存储器接触衬垫区的选择栅极和存储栅极；在存储栅极和选择栅极的存储器接触衬垫区中选择性地形成凹进区域；在凹进区域的侧壁上和位于存储阵列区外的逻辑器件的栅极上形成电介质侧壁间隔件；以及在存储器接触衬垫区中的存储栅极的上表面和选择栅极的上表面上形成硅化镍并且同时形成逻辑器件的源极/漏极区的硅化镍。

优选地，在存储阵列区中的闪存单元的源极/漏极区上形成硅化镍的同时在存储栅极和选择栅极的上表面上形成硅化镍。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减少各种部件的尺寸。

图1示出了根据一些实施例的嵌入式闪存器件的一些实施例的框图。

图2A示出了根据一些实施例的嵌入式闪存器件的一些实施例的顶视图。

图2B示出了根据一些实施例的嵌入式闪存器件的一些可选实施例的顶视图。

图3示出了如图2A示出的一对分栅式闪存单元的一些实施例的截面图。

图4示出了如图2A示出的设置在存储栅极的凹进的上表面上的硅化物接触区的一些实施例的截面图。

图5示出了如图2A示出的设置在选择栅极的凹进的上表面上的硅化物接触区的一些实施例的截面图。

图6示出了与嵌入式闪存器件集成在相同的IC上的高k金属栅极(HKMG)晶体管的一些实施例的截面图。

图7示出了一种制造半导体结构的方法一些实施例的流程图，其中，半导体结构具有嵌入式闪存单元器件和高k金属栅极逻辑器件，该闪存单元器件包括其上形成有硅化物的凹进的栅极。

图8至图14示出了根据一些实施例的共同描述形成具有嵌入式闪存和用于嵌入式闪存的凹进的硅化物接触接触衬垫的集成电路的方法的一系列截面图。

具体实施方式

以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，覆盖在第二部件之上或正上方形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不表示所述多个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作中的器件的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地进行相应地解释。

半导体制造工业的一个趋势是将不同类型的半导体器件集成在单个集成电路(IC)上。这种集成能够有利地降低制造成本、简化制造工序以及增强最终产品的性能。能够集成闪存单元和其他类型的半导体器件的嵌入式闪存是一种技术的实例，并且在这种技术中，集成是有利的。传统的闪存单元和相应的逻辑器件形成有利用二氧化硅绝缘的多晶硅栅极。然而，随着半导体部件尺寸变得更小，这种嵌入式闪存器件的逻辑器件达到了性能极限。因此，高k金属栅极(HKMG)技术已成为一代嵌入式闪存器件中用于逻辑器件的领先技术之一。HKMG技术使用通过具有高介电常数k的材料(相对于二氧化硅)而与下面的衬底分隔开的金属栅极。高k电介质降低了泄漏电流且增加了最大的漏极电流，因此金属栅极减轻了费米能级钉扎效应且允许在较低的阈值电压下使用栅极。此外，高k电介质和金属栅极共同降低了功耗。因此，未来几代的嵌入式闪存的目标是将具有多晶硅栅极的闪存单元与HKMG逻辑器件集成。

最近形成这种嵌入式闪存器件的尝试已出现一些缺陷。在一些尝试中，闪存器件和逻辑器件最初均已形成有多晶硅栅极，然而逻辑器件的多晶硅栅极是由高k电介质绝缘的牺牲多晶硅栅极，而闪存器件的多晶硅栅极是由二氧化硅或另一种电介质绝缘的实际闪存栅极。由于闪存和逻辑器件的多晶硅栅极最初已形成，硅化物形成在存储单元和逻辑器件的源极/漏极区上方。也在栅极的顶面上方延伸的硅化物有利地降低了源极/漏极区和之后形成的接触件之间的电阻。然后层间电介质形成在存储单元和逻辑器件上方，并且对层间电介质进行第一平坦化直到暴露出多晶硅栅极的顶面。不幸地，由于在平坦化期间硅化物从多晶硅栅极的顶面处被去除，所以第一平坦化可导致劣化IC的其他部分的金属污染。因此，之前将HKMG技术与闪存集成在一起的尝试一直未尽如人意。

鉴于上述内容，本发明涉及将闪存器件集成在高k金属栅极逻辑器件的改良方法以及相应的半导体结构。改良的方法是使用布置在存储单元栅极顶面内凹槽中的硅化物接触衬垫。在一些实施例中，电介质侧壁间隔件沿着凹槽的侧壁从存储单元栅极的上表面延伸至硅化物接触衬垫的顶面。这种改良的方法和半导体结构有利地限制了在平坦化操作期间的金属污染以及降低了闪存单元器件和之后形成的接触件之间的电阻率。

图1示出了集成电路(IC)100，其包括存储数据的闪存单元102阵列和支持闪存单元的操作和/或提供其他期望的功能的外围电路104。在图1的实例中，外围电路104包括闪存控制器106、输入/输出(I/O)电路系统108和其他可选IC电路系统110(诸如，微控制器电路、专用集成电路(ASIC)、传感器和/或微机电系统(MEMS))。不同于存储单元阵列102的存储器接触衬垫区112可提供闪存阵列102与闪存控制器106内的高压(HV)闪存逻辑器件114和/或中压(MV)或低压(LV)闪存逻辑器件116之间的电阻连接。阵列102中的存储单元定位在IC的存储区，而存储器接触衬垫区112和闪存控制器106中的逻辑器件定位在IC的逻辑区，该逻辑区通常围绕存储区的外围布置。

参照图2A，提供了存储器接触衬垫区112和闪存单元阵列102的简单的布局视图。出于简化的目的，所示的阵列102被示为由十六对分栅式闪存单元202a至202p构成。应该意识到，尽管图2A示出了十六对闪存单元，但是其他阵列可仅由一个闪存单元构成或可包括百万个存储单元、十亿个存储单元等。此外，尽管示出了两个不同的存储器接触衬垫区，即，上存储器接触衬垫区112a和下存储器接触衬垫区112b，但是其他器件可仅包括单个存储器接触衬垫区或可包括两个以上的存储器接触衬垫区。因此，所示的阵列只是实例，而不限于本构思。如在下文中会更为详细地讲到，在图2A中，选择栅极是对称的，然而，图2B示出了选择栅极在某些方面是非对称的另一个实例。

如图3所示，在一些实施方式中，阵列102内的每对分栅闪存单元(例如，对202a)均由第一存储单元302a和第二存储单元302b构成，其中，第一存储单元302a和第二存储单元302b关于对称轴304彼此互为镜像。第一存储单元302a和第二存储单元302b(以及图1的外围电路系统104的半导体器件)形成在半导体衬底306上方和/或内并且被层间电介质308覆盖。分栅式闪存单元对202a包括两个单独的源极/漏极区310a、310b以及在存储单元302a、302b之间共享的共用源极/漏极区310c。硅化物区311布置在源极/漏极区的上表面区上，并且增强接触件313和源极/漏极区的欧姆连接。沟道区312a、312b分别将共用源极/漏极区310c和单独的源极/漏极区310a、310b分隔开。第一和第二存储单元分别包括分别位于其沟道区312a、312b上方的选择栅极314a、314b和存储栅极316a、316b。每个选择栅极和存储栅极均包括诸如掺杂的多晶硅层的导电材料。选择栅极设置在介电层318上方，并且存储栅极设置在具有一个或多个介电层的电荷捕获电介质320上方。在一个实例中，电荷捕获电介质320包括夹设在两个二氧化硅层324、326之间的电荷捕获氮化硅层322，以共同产生三层堆叠件并且通常被称为“ONO”。其他电荷捕获电介质可包括富含硅的氮化物膜或纳米粒子点层或包括但不限于各种化学计量的硅、氧和氮的任意膜。垂直电介质328还设置在每个存储单元的选择栅极和存储栅极之间，以实现两个栅极之间的电隔离。在一些实例中，垂直电介质328和电荷捕获电介质320是相同的电介质，而其他实例在形成另一个电介质之前形成一个电介质(例如，它们可具有不同的电介质特性)。这样，垂直电介质328不需要包括与电荷捕获电介质320相同的膜结构。

通过改变单元的电荷捕获层320中捕获的电荷数量将数据写入每个存储单元(例如，302a)。因此，捕获电荷的数量可屏蔽电场于存储单元的沟道区(例如312a)，控制存储单元的有效阈值电压(Vt)并且设置存储在单元中的数据状态。现将针对存储单元302a来描述实例性的编程、擦除和读取操作。为了将大量的电荷“编程”至该单元中，例如5伏级的正电压施加给单独的源极/漏极区310a，而共用源极/漏极区310c和衬底306接地。例如1.5伏级的低正电压施加给选择栅极314a，而例如8伏级的较高正电压施加给存储栅极316a。因为电子在沟道区312a内且在源极和漏极之间被加速，所以一些电子将获得充足的能量以向上注入并且被捕获进电荷捕获电介质320的内部。这被称为热电子注入。在电荷捕获电介质320的一个实例中，电子被捕获进氮化物层322。甚至在去除各种供电电压之后，电荷捕获电介质320内的捕获电荷在存储单元302a内存储“高”位。

为了“擦除”存储在存储单元302a内的电荷并且将存储单元302a的状态返回至“低”位，例如5伏级的正电压施加给共用源极/漏极区310c，而单独的源极/漏极区310a是浮动的或处于某一偏置状态，并且选择栅极314a和衬底306通常接地。例如-8伏级的负高电压施加给存储栅极316a。存储栅极316a和共用源极/漏极区310c之间的偏压条件产生穿过带间隧穿的空穴。产生的空穴被存储栅极316a下面的强电场充分地供能并且向上注入电荷捕获电介质320中。注入的空穴有效地将存储单元302a擦除为“低”位状态。

为了“读取”存储单元302a的存储位，例如介于0至3伏范围内的低电压施加给选择栅极314a、存储栅极316a和单独的源极/漏极区310a中的每一个；而共用源极/漏极区310c和衬底306通常接地。为了清楚地区分两种状态，选择施加给存储栅极316a的低电压，使得该低电压在当晶体管存储“高”位时打开该晶体管所必需的阈值电压和当晶体管存储“低”位时打开该晶体管所必需的阈值电压的中间。例如，如果在“读取”操作期间应用这种等距设置的低电压导致大电流在区310a和310c之间流动，则存储单元被视为存储“低”位。另一方面，如果在“读取”操作期间应用这种等距设置的低电压不会导致大电流在区310a和310c之间流动，则存储单元被视为存储“高”位。

在读取和写入操作期间，确保这些偏压以欧姆计量地(ohmically)提供给存储单元的多个区是很重要的。特别是，确保这些偏压以欧姆计量地提供给选择栅极314a和存储栅极316a是很重要的，选择栅极314a和存储栅极316a中的任何一个通常都可被称为“存储单元栅极”。在本发明的上下文中，存储单元的擦除栅极、控制栅极、字线和其他栅极终端也可被称为“存储单元栅极”。因此，用于存储单元栅极的硅化物接触衬垫区很重要，特别是在CMP操作期间限制或防止在传统的闪存工艺期间可能发生的金属污染。

图4示出了如图2A示出的用于存储栅极的硅化物接触衬垫区400的截面图。这种硅化物接触衬垫区400包括位于存储栅极316a的凹进区域顶面上的存储栅极硅化物接触件402并且还包括位于伪选择栅极406b的凹进区域顶面上的伪选择栅极硅化物接触件404。特别是，存储栅极硅化物接触衬垫402和伪选择栅极硅化物接触衬垫404布置在凹槽408中，其中，相对于存储栅极的顶面(316a’)，存储栅极硅化物接触衬垫的顶面(402’)是凹进的。诸如含氧化物和/或氮化物的间隔件材料的电介质侧壁间隔件410a、410b沿着凹槽408的侧壁从存储栅极的顶面316a’的高度延伸至存储栅极硅化物接触衬垫的顶面402a’的深度。凹槽408关于存储栅极316a和伪选择栅极406b是不对称的。因此，凹槽408暴露出存储栅极316a的第一宽度和伪选择栅极406b的第二宽度，其中，第一宽度大于第二宽度。垂直接触件412连接至金属栅极硅化物接触衬垫402。通过同时观察图2A和图4可知，存储栅极316a从存储器接触衬垫区112b延伸至阵列102的闪存单元。特别是，存储栅极316a最终延伸在闪存单元302a的沟道区上方，并且存储栅极硅化物接触衬垫402有助于提供欧姆连接。通过比较图3和图4可知，相对于存储阵列区102中的选择栅极的顶面(例如，314a’)和/或存储栅极的顶面(例如，316a’)，存储器接触衬垫区中的存储栅极硅化物接触件的顶面402’是凹进的。有利地，使存储器接触衬垫区中的存储栅极硅化物接触件402相对于存储阵列区中的选择栅极和/或存储栅极的顶面而凹进降低了平坦化操作产生的硅化物污染的可能性。

图5示出了如图2A示出的选择栅极314b的硅化物接触衬垫区500的截面图。该硅化物接触衬垫区500包括布置在位于选择栅极314b的凹进区域顶面上的凹槽504中的选择栅极硅化物接触件502。选择栅极硅化物接触衬垫的顶面(502’)相对于选择栅极的顶面(314b’)是凹进的。诸如含氧化物和/或氮化物的间隔件材料的电介质侧壁间隔件506a、506b沿着凹槽504的侧壁从选择栅极的顶面314b’的高度延伸至选择栅极硅化物接触件的顶面502’的深度。选择栅极硅化物接触件502在介于侧壁间隔件506a、506b之间的凹槽504中的选择栅极314b的顶面上方连续地延伸。垂直接触件508连接至选择栅极硅化物接触件502。通过同时观察图2A和图5可知，选择栅极314b从存储器接触衬垫区112b延伸至阵列102的闪存单元。特别是，选择栅极314b最终延伸在闪存单元的沟道区的上方，并且选择栅极硅化物接触衬垫502有助于提供欧姆连接。通过比较图3和图5可知，存储器接触衬垫区中的选择栅极硅化物接触件的顶面502’相对于存储阵列区102中的选择栅极的顶面(例如，314b’)和/或存储栅极的顶面(例如，316a’)是凹进的。有利地，使存储器接触衬垫区中的选择栅极硅化物接触件502相对于存储阵列区中的选择栅极的顶面和/或存储栅极的顶面而凹进降低了平坦化操作产生的硅化物污染的可能性。

图6示出了高压(HV)逻辑电路600(诸如，可用于高压闪存逻辑器件中(参见图1中的114)，以驱动诸如存储栅极)的一部分的截面图。HV逻辑电路600包括n型HV晶体管602和p型HV晶体管604。n型晶体管602可具有由具有第一功函数的第一金属制成的栅电极606，而p型晶体管604可具有由具有第二功函数的第二金属制成的栅电极608，第二功函数不同于第一功函数。高k栅极电介质610将HV栅电极606、608与衬底306分隔开。在一些实施例中，高k栅极电介质可以是不同于用于闪存单元中的栅极电介质的材料，并且在某些情况下可厚于闪存单元的栅极电介质。HV栅电极的顶表面606’、608’与选择栅极和存储栅极的顶面(例如，314a’、316a’)共平面。

图7示出了根据一些实施例的形成嵌入式闪存器件的方法。尽管本文所公开的方法(例如，流程图700或图8至图14的截面图描述的方法)被示出且描述为一系列的动作或事件，但是应该意识到，这些动作或事件的示出顺序不应解释为限制意义。例如，一些动作可以不同的顺序发生和/或与除了本文示出和/或描述的这些动作或事件以外的其他动作或事件同时发生。此外，不需要所有示出的动作来实施本文描述的一个或多个方法或实施方式。此外，可在一个或多个单独动作和/或阶段进行本文描述的这些动作的一个或多个。

根据方法700，在步骤702中包含一个半导体衬底。衬底包括选择栅极和存储栅极，选择栅极和存储栅极中的每一个均从衬底上的存储阵列区延伸至存储器接触衬垫区。在步骤704中，凹进区域选择性地形成在存储栅极和选择栅极的存储器接触衬垫区中。在步骤706中，电介质侧壁间隔件形成在凹进区域的内侧壁上和形成在存储阵列区外部设置的逻辑器件的外栅极侧壁上。在步骤708中，硅化镍形成在存储器接触衬垫区中的存储栅极和选择栅极的上表面上并且同时形成逻辑器件的源极/漏极区的硅化镍。这种工艺的优点在于允许同时形成多个区域的镍硅化物，这样简化了处理。这种工艺还降低了由于对形成在存储栅极和选择栅极的凹进区域中的硅化物区进行平坦化而导致污染的风险。

图8至图14描述了一系列的截面图，这些截面图共同描述了制造处于各个制造阶段的半导体结构的方法。为了清楚起见，图8至图14针对方法700来描述，但是，应该意识到，方法700不限于图8至图14中公开的结构。此外，应该意识到，图8至图14的每一个图均示出了描述存储栅极接触区802(诸如先前图4所示)、选择栅极接触区804(诸如先前图5所示)和逻辑区806(诸如先前图6所示的高压逻辑区)的截面图。为了方便，在图8至图14的截面图中，这些区域802至806被示为一个紧邻着一个，然而，在一些实施例中，这些区域实际上彼此间隔开，诸如先前的图2A所示。

图8示出了诸如图7中的动作702的一个实例中提供的半导体衬底306的截面图。如图8所示，衬底包括存储栅极接触区802、选择栅极接触区804和逻辑区806。衬底还包括诸如先前图3所示的存储单元区，但是为了简单，其未在图7中明确示出。半导体衬底306通常为平坦的且具有均匀厚度。此外，半导体衬底306为诸如含有硅、锗或III族和V族元素的块状衬底。可选地，半导体衬底306为诸如绝缘体上半导体(SOI)衬底。衬底306还包括诸如按照3D IC结构而堆叠在一起的多个晶圆或管芯，或可为之后与其他晶圆或管芯结合在一起以制造3D IC的单个晶圆或管芯。

衬底306包括诸如浅沟槽隔离(STI)区的隔离区808，该隔离区包括介电材料或掺杂的半导体材料以增强相邻器件之间的隔离。存储栅极接触区802和选择栅极接触区804布置在STI区808上方。在一些实施例中，可由掺杂的多晶硅制成的选择栅极314和存储栅极316可分别从存储阵列区延伸至存储器接触衬垫区。选择栅极314设置在诸如二氧化硅层的介电层318上方，并且存储栅极316设置在具有一个或多个介电层的电荷捕获电介质320上方。在一个实例中，电荷捕获电介质320包括夹设在两个二氧化硅层324、326之间的电荷捕获氮化硅层322，以共同地产生三层堆叠件并通常被称为“ONO”。其他电荷捕获电介质可包括富硅氮化物膜或硅纳米粒子点层或包括但不限于各种化学计量的硅、氧和氮的任何的膜。可由多晶硅制成的伪选择栅极406设置在存储栅极接触区802中的存储栅极316的外侧壁上。蚀刻停止层810布置在选择栅极和存储栅极上方，而诸如氮化物或多层氮化物-氧化物-氮化物(NON)膜的硬掩模层812布置在蚀刻停止层810上方。间隔件材料814(诸如，含氮化物或氧化物的材料)还可沿着栅极结构的上侧壁布置。诸如由多晶硅制成的牺牲栅电极布置在逻辑区806中。例如，还示出了逻辑栅极816，其可以是例如由多晶硅制成的牺牲逻辑栅极或其可以是金属逻辑栅极。

在图9中，进行第一蚀刻900，以使存储栅极316凹进。如图所示，在一些实施例中，第一蚀刻是选择性蚀刻，其蚀刻多晶硅而使氧化物和/或氮化物材料基本无损。该第一蚀刻可进行预定的时间，以减小存储栅极316的高度，使得存储栅极316的上表面靠近选择栅极314的高度。

在图10中，例如诸如氮化物材料的存储栅极密封材料1000沿着存储栅极的侧壁和伪选择栅极的侧壁以及逻辑器件的侧壁形成。在一些实施例中，通过下列步骤可形成存储栅极密封材料：形成覆盖结构的共形层，然后通过各向异性回蚀以去除共形层的水平部分而留下该结构上方的垂直侧壁间隔件1000。

在图11中，形成底部抗反射涂(BARC)层1100，并且在BARC层1100上方形成光刻胶层1102。然后，通过在结构上方定位光掩模或光罩(reticle)，然后穿过该光掩模/光罩进行光照(诸如，可见光)，使光刻胶层1102选择性地暴露于光照。通过这种方式，该光掩模/光罩上的图案被转印至光刻胶层1102，然后使光刻胶层显影，以复制光掩模/光罩上的图案。特别是，经过图案化的光刻胶层包括位于将要形成硅化物的区域上方的凹槽1104。

在图12中，进行第二蚀刻工艺1200。在一些实施例中，该蚀刻1200是以大致相同的速率去除氧化物、氮化物和多晶硅的非选择性蚀刻。因此，该第二蚀刻工艺形成凹进的存储栅极接触衬垫区1202和凹进的选择栅极接触衬垫区1204。

图12之后，去除BARC层1000和图案化的光刻胶层1102，并且从逻辑区806处去除层816、810和812。在逻辑区806中形成且图案化高k介电层1301、逻辑栅极层1302和覆盖层1305。接着如图13所示，诸如氮化物侧壁间隔件的侧壁间隔件1300形成在逻辑栅极电极1302的相对两侧。同时，用于侧壁1300的材料形成凹进在接触衬垫区1202、1204的侧壁间隔件1304。通过在结构上方提供共形衬层，然后进行各向异性蚀刻以去除共形衬层的水平部分，从而可形成侧壁间隔件1300和1304。在某些背景下，也被称为“轻掺杂漏极”(LDD)区的源极/漏极延伸区(未示出)随后形成在侧壁间隔件1300的下面。

在图14中，形成硅化镍区1400。例如，硅化镍区1400可以是硅化镍、硅化钴或硅化钛。例如，导电接触件由钛、氮化钛和钨中的一种或多种形成。特别是，在凹进的存储栅极接触衬垫区(1402)、选择栅极接触衬垫区(1404)、逻辑器件的源极/漏极区(1406)和闪存单元的源极/漏极区(参见图3中的311)中同时形成硅化镍。因为闪存器件和逻辑器件的硅化物同时形成，所以相比于其他技术，该制造程序趋于简化制造。

尽管已经示出了关于分栅闪存单元的各种实施例，但是应该意识到，本发明还适用于各种类型的闪存。例如，闪存单元器件包括硅-氧化物-氮化物-氧化物-硅(SONOS)分栅式闪存单元器件、金属-氧化物-氮化物-氧化物-硅(MONOS)分栅式闪存单元器件和第三代SUPERFLASH(ESF3)存储单元器件。可想到的落入本发明的范围内的另一种类型的闪存是叠栅式闪存单元。分栅式闪存单元器件相对于叠栅式闪存单元器件具有若干优势，诸如，低功耗、高注入效率、不易对短沟道效应敏感以及不受过度擦除的影响，但是，本发明的构思适用于多种不同的闪存且不限于分栅式闪存。

因此，如上述可知，本发明的一些实施例提供了用于嵌入式闪存器件的集成电路(IC)。IC包括具有存储单元栅极的闪存单元。硅化物接触衬垫布置在存储单元栅极的凹槽中。硅化物接触衬垫的顶面相对于存储单元栅极的上顶面是凹进的。电介质侧壁间隔件沿着凹槽的侧壁从存储单元栅极的顶面延伸到硅化物接触衬垫的顶面。

其他实施例涉及用于嵌入式闪存器件的集成电路(IC)。该IC形成在半导体衬底上，其包括由闪存单元阵列构成的存储阵列区以及不同于存储阵列区的存储器接触衬垫区。存储单元栅极从该阵列的闪存单元延伸至存储器接触衬垫区。硅化物接触衬垫布置在存储器接触衬垫区中的存储单元栅极的顶面上方。存储器接触衬垫区中的硅化物接触衬垫的顶面相对于存储阵列区中的存储单元栅极的顶面是凹进的。

还有其他实施例涉及用于制造嵌入式闪存器件的方法。在该方法中，包含一个半导体衬底。该衬底包括分别从存储阵列区延伸至存储器接触衬垫区的选择栅极和存储栅极。凹进的区域选择性地形成在存储栅极和选择栅极的存储器接触衬垫区中。电介质侧壁间隔件形成在凹进区域的侧壁和存储阵列区外的逻辑器件的栅极上。硅化镍形成在存储器接触衬垫区中的存储栅极和选择栅极的上表面上并且同时形成以用于逻辑器件的源极/漏极区。

上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。