测试结构及其形成方法、测试方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种测试结构及其形成方法、测试方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸不断缩小，鳍部之间的距离渐小，导致鳍部之间的散热能力变差，而鳍部内的热量积聚容易引起鳍式场效应晶体管的性能变差。因此，获知鳍部内的热量与鳍式场效应晶体管性能之间关系成了判断可靠性的关键因素之一。

技术实现要素：

本发明解决的问题是提供一种测试结构及其形成方法、测试方法，所述测试结构能够对衬底自发热进行检测及监控。

为解决上述问题，本发明提供一种测试结构，包括：衬底，所述衬底包括待测区和包围所述待测区的外围区，所述待测区和外围区的衬底表面分别具有至少一条鳍部，所述待测区和外围区的若干鳍部相互平行，所述待测区至少一条鳍部的两端延伸至所述外围区内；位于待测区和外围区的鳍部和衬底内的阱区；位于所述衬底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面；横跨待测区内鳍部的第一栅极结构，所述第一栅极结构位于待测区鳍部的部分侧壁和顶部表面；位于第一栅极结构两侧鳍部内的源漏区；位于外围区鳍部内的若干二极管掺杂区，若干二极管掺杂区包围所述待测区，位于同一鳍部内的若干二极管掺杂区相互分立，且所述二极管掺杂区与所述源漏区相互分立；位于所述二极管掺杂区表面的第一导电结构，所述第一导电结构横跨至少一条鳍部。

可选的，还包括：横跨外围区内鳍部的第二栅极结构，所述第二栅极结构位于外围区鳍部的部分侧壁和顶部表面，若干所述第二栅极结构平行，所述第二栅极结构与第一栅极结构平行。

可选的，相邻第二栅极结构之间的鳍部内具有一个二极管掺杂区。

可选的，所述第二栅极结构横跨一条或若干条平行排列的鳍部。

可选的，所述第二栅极结构包括：位于鳍部部分侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。

可选的，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。

可选的，所述第一栅极结构包括：位于鳍部部分侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。

可选的，所述栅介质层的材料为高k介质材料；所述栅极层的材料包括金属或金属化合物。

可选的，还包括：位于阱区表面的第二导电结构，所述第二导电结构横跨至少一条鳍部。

可选的，还包括：位于所述源漏区表面的第三导电结构，所述第三导电结构横跨至少两条鳍部。

可选的，所述阱区内的掺杂离子类型与二极管掺杂区的掺杂离子类型不同。

可选的，在所述待测区内，所述第一栅极结构的数量大于或等于1个，且每个第一栅极结构横跨一条或若干条平行排列的鳍部。

可选的，当所述待测区内的第一栅极结构数量大于1时，若干第一栅极结构平行排列。

可选的，至少一个二极管掺杂区与源漏区位于同一鳍部内。

可选的，还包括：位于隔离层、鳍部和第一栅极结构表面的介质层；所述第一导电结构位于所述介质层内、且贯穿所述介质层。

可选的，所述第一导电结构还位于部分鳍部的侧壁表面和部分隔离层表面。

相应的，本发明还提供一种上述的测试结构的形成方法，包括：提供衬底，所述衬底包括待测区和包围所述待测区的外围区，所述待测区和外围区的衬底表面分别具有至少一条鳍部，所述待测区和外围区的若干鳍部相互平行，所述待测区至少一条鳍部的两端延伸至所述外围区内；在所述待测区和外围区的鳍部和衬底内形成阱区；在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面；形成横跨待测区内鳍部的第一栅极结构，所述第一栅极结构位于待测区鳍部的部分侧壁和顶部表面；在第一栅极结构两侧鳍部内形成源漏区；在外围区鳍部内形成若干二极管掺杂区，若干二极管掺杂区包围所述待测区，位于同一鳍部内的若干二极管掺杂区相互分立，且所述二极管掺杂区与所述源漏区相互分立；在所述二极管掺杂区表面形成第一导电结构，所述第一导电结构横跨至少一条鳍部。

相应的，本发明还提供一种测试方法，其特征在于，包括：提供上述任一项所述的测试结构，所述第一栅极结构以及位于第一栅极结构两侧的一组源漏区构成待测晶体管，所述二极管掺杂区和阱区构成一个二极管，所述待测区具有至少一个待测晶体管，所述外围区具有若干二极管；开启所述待测晶体管和二极管；在开启所述待测晶体管和二极管之后，每间隔预设时间段之后，对若干二极管进行一次温度测试，获取若干二极管掺杂区的温度；在对若干二极管进行若干次温度测试之后，获取外围区鳍部内的温度随时间的变化关系信息。

可选的，所述温度测试的步骤包括：对若干二极管的正向导通电压进行检测；通过二极管正向导通电压与鳍部温度之间的线性关系，获取二极管掺杂区的温度。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的结构中，所述待测区内的鳍部表面具有第一栅极结构，且第一栅极结构两侧的鳍部内具有源漏区；当所述第一栅极结构底部的鳍部内沟道区开启时，待测区的鳍部开始发热。由于所述待测区至少一条鳍部两端延伸至外围区内，且外围区鳍部内的若干二极管掺杂区，且位于同一鳍部内的若干二极管掺杂区相互分立，因此，待测区鳍部内的热量极容易随载流子向外围区的鳍部传递。由于所述若干二极管掺杂区包围所述待测区，因此，能够使待测区鳍部内所产生的热量能够传递至整个外围区的鳍部内。在每隔一段预设时间对所述外围区内的二极管掺杂区进行温度测试，即能够获取若干二极管掺杂区的温度，并进一步能够获取外围区不同位置的鳍部温度随时间的变化关系信息，例如能够绘制外围区鳍部的温度等温线随时间的变化趋势。因此，通过所述测试结构，能够获知待测区的器件对于外围区不同位置的温度影响，从而能够对器件的制程、结构和电性能做出调整。

进一步，所述外围区内的鳍部表面还具有横跨鳍部的若干第二栅极结构，且若干第二栅极结构平行，而二极管掺杂区位于相邻第二栅极结构之间的鳍部内。所述第二栅极结构用于定义相邻分立的二极管掺杂区，使相邻二极管掺杂区位于第二栅极结构两侧；而且，所述第二栅极结构与第一栅极结构的结构相同，所述第二栅极结构能够与第一栅极结构同时形成，所述第二栅极结构的形成工艺简单。直接采用所述第二栅极结构作为在鳍部内掺杂形成二极管掺杂区的掩膜，能够使鳍部内形成的若干分立的二极管掺杂区的形成工艺简化，而且所形成的二极管掺杂区的尺寸精确度提高，则性能更为均一稳定。

在本发明的形成方法中，在所述待测区内的鳍部表面形成第一栅极结构，且在第一栅极结构两侧的鳍部内形成源漏区；当所述第一栅极结构底部的鳍部内沟道区开启时，待测区的鳍部开始发热。由于所述待测区至少一条鳍部两端延伸至外围区内，在外围区鳍部内形成若干二极管掺杂区，且位于同一鳍部内的若干二极管掺杂区相互分立，因此，待测区鳍部内的热量极容易随载流子向外围区的鳍部传递。由于所形成的若干二极管掺杂区包围所述待测区，因此，能够使待测区鳍部内所产生的热量能够传递至整个外围区的鳍部内。在每隔一段预设时间对所述外围区内的二极管掺杂区进行温度测试，能够获取若干二极管掺杂区的温度，并进一步能够获取外围区不同位置的鳍部温度随时间的变化关系信息，因此，通过所述测试结构能够获知待测区的器件对于外围区不同位置的温度影响，从而能够对器件的制程、结构和电性能做出调整。

在本发明的测试方法中，由于待测区鳍部内所产生的热量能够传递至整个外围区鳍部内，在每隔一段预设时间即对所述外围区二极管掺杂区进行温度测试，能够获取若干二极管掺杂区的温度，并进一步能够获取外围区的鳍部温度随时间的变化关系信息，因此，通过所述测试方法，能够获知待测区的器件对于外围区不同位置的温度影响，从而能够对器件的制程、结构和电性能做出调整。

附图说明

图1是本发明实施例的一种鳍式场效应晶体管的俯视结构示意图；

图2是图1沿AA’方向的剖面结构示意图；

图3至图10是本发明实施例的测试结构的形成过程的结构示意图；

图11是本发明实施例的测试方法流程示意图。

具体实施方式

如背景技术所述，随着半导体器件的尺寸不断缩小，鳍部之间的距离渐小，导致鳍部容易积聚热量，引起鳍式场效应晶体管的性能变差。

经过研究发现，在晶体管工作时，由于衬底内的沟道区内产生电流，则所述沟道区相当于电阻，即所述沟道区开启时会产生热量；而且，所述沟道区发热会导致衬底发热。对于鳍式场效应晶体管来说，沟道区形成于鳍部内，则在沟道区开启时，会引起鳍部发热。

请参考图1和图2，图1是本发明实施例的一种鳍式场效应晶体管的俯视结构示意图，图2是图1沿AA’方向的剖面结构示意图，包括：衬底100；位于衬底100表面的鳍部101；位于衬底100表面的隔离层102，所述隔离层102覆盖所述鳍部101的部分侧壁表面，且所述隔离层102的表面低于所述鳍部101的顶部表面；横跨所述鳍部101的栅极结构103，所述栅极结构103覆盖所述鳍部101的部分侧壁和顶部表面、以及部分隔离层102表面；位于所述栅极结构103两侧鳍部101内的源区和漏区104。

其中，若干鳍部101沿X方向平行排列，且所述栅极结构103横跨若干鳍部101。当鳍式场效应晶体管工作时，所述源区和漏区104之间的沟道区开启，所述沟道区内产生电流并发生，继而引起鳍部101发热。

然而，随着半导体器件的特征尺寸缩小、器件密度提高，所述鳍部101的顶部沿X方向的尺寸缩小，且相邻鳍部101之间的距离缩小。由于所述鳍部101顶部沿X方向的尺寸为沟道区的宽度，所述沟道区宽度缩小会引起所述沟道区的电阻增大，使沟道区的发热更严重，使得所述鳍部101内自发热。而相邻鳍部101之间的距离缩小导致所述鳍部101内自发热的热量无法逸散，从而导致所述鳍部101的温度逐渐上升。而所述鳍部101温度升高将导致鳍式场效应晶体管的一系列电性能发生变化，例如饱和电流、亚阈值摆幅(Sub-threshold Swing)，致使鳍式场效应晶体管的性能下降。因此，了解鳍部101的自发热与鳍式场效应晶体管的电性之间的关系成为调控并改善鳍式场效应晶体管的重要手段。

为了解决上述问题，本发明提供一种测试结构及其形成方法、测试方法。所述测试结构包括：衬底，所述衬底包括待测区和包围所述待测区的外围区，所述待测区和外围区的衬底表面分别具有至少一条鳍部，所述待测区和外围区的若干鳍部相互平行，所述待测区至少一条鳍部的两端延伸至所述外围区内；位于所述衬底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面；位于待测区和外围区的鳍部和衬底内的阱区；横跨待测区内鳍部的第一栅极结构，所述第一栅极结构位于待测区鳍部的部分侧壁和顶部表面；位于第一栅极结构两侧鳍部内的源漏区；位于外围区鳍部内的若干二极管掺杂区，若干二极管掺杂区包围所述待测区，位于同一鳍部内的若干二极管掺杂区相互分立，且所述二极管掺杂区与所述源漏区相互分立；位于所述二极管掺杂区表面的第一导电结构，所述第一导电结构横跨至少一条鳍部。

其中，所述待测区内的鳍部表面具有第一栅极结构，且第一栅极结构两侧的鳍部内具有源漏区；当所述第一栅极结构底部的鳍部内沟道区开启时，待测区的鳍部开始发热。由于所述待测区至少一条鳍部两端延伸至外围区内，且外围区鳍部内的若干二极管掺杂区，且位于同一鳍部内的若干二极管掺杂区相互分立，因此，待测区鳍部内的热量极容易随载流子向外围区的鳍部传递。由于所述若干二极管掺杂区包围所述待测区，因此，能够使待测区鳍部内所产生的热量能够传递至整个外围区的鳍部内。在每隔一段预设时间对所述外围区内的二极管掺杂区进行温度测试，即能够获取若干二极管掺杂区的温度，并进一步能够获取外围区不同位置的鳍部温度随时间的变化关系信息，例如能够绘制外围区鳍部的温度等温线随时间的变化趋势。因此，通过所述测试结构，能够获知待测区的器件对于外围区不同位置的温度影响，从而能够对器件的制程、结构和电性能做出调整。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明实施例的测试结构的形成过程的结构示意图。

请参考图3和图4，图4是图3沿BB’方向的剖面结构示意图，提供衬底200，所述衬底200包括待测区210和包围所述待测区210的外围区220，所述待测区210和外围区220的衬底200表面分别具有至少一条鳍部201，所述待测区210和外围区220的若干鳍部201相互平行，所述待测区210至少一条鳍部201的两端延伸至所述外围区220内；在所述待测区210和外围区220的鳍部201和衬底200内形成阱区(未标示)。

所述待测区210用于形成待测鳍式场效应晶体管，所述待测鳍式场效应晶体管能够构成所需的半导体器件或电路结构。所述外围区220用于监控热量自待测区210的鳍部201向外围区220传递的情况，后续通过检测若干形成于外围区220的二极管的正向导通电压(Vbe)，能够获得外围区220的二极管掺杂区的温度，以此获取外围区220不同位置鳍部201的温度分布。

在本实施例中，所述衬底200还包括互连区230，所述衬底200的互连区230表面也具有鳍部201，所述阱区还位于所述互连区230的衬底200和鳍部201内也。所述互连区230的鳍部201表面后续用于形成第二导电结构，所述第二导电结构用于对阱区施加偏压。

所述待测区210内的鳍部201数量大于或等于1；而且，当所述待测区201内鳍部201的数量大于1时，待测区210的若干鳍部201平行排列。在本实施例中，所述待测区201内具有3条平行排列的鳍部201。在其它实施例中，所述待测区内具有3条～6条平行排列的鳍部。

所述待测区210内的鳍部201两端延伸至外围区220内，后续能够在同一鳍部201位于第一栅极结构两侧的源漏区、以及位于外围区220的二极管掺杂区。所述第一栅极结构用于构成待测区210的鳍式场效应晶体管，所述二极管掺杂区用于构成外围区220的二极管。当待测区210的鳍式场效应晶体管工作时，在待测区210的鳍部201内产生的热量容易通过载流子传递至外围区220的鳍部201内，从而能够在外围区220监测鳍部201内的热量传递趋势和变化。

所述外围区220内的鳍部201数量大于或等于1，而且，所述外围区220内的部分鳍部201自待测区210内延伸而出。当外围区220内的鳍部201数量大于1时，外围区220的若干鳍部201相互平行，且外围区220内的鳍部201与待测区210内的鳍部201相互平行。在本实施例中，所述外围区220内的鳍部201包围待测区210内的鳍部201，则由待测区210的鳍部201内向外围区220鳍部201传递的热量分布于所述待测区210周围，从而通过所形成的测试结构，能够全面获取待测区210周围的热量分布及传递情况。

在本实施例中，所述鳍部201顶部的宽度小于20纳米，例如14纳米；在所述待测区210和外围区220内，相邻鳍部201之间的距离为50纳米～60纳米。由于相邻鳍部201之间的距离较小，且所述鳍部201顶部的宽度尺寸较小，使得热量更易在鳍部201内积聚，而且鳍部201之间的更易发生热量传递。

在本实施例中，所述衬底200和鳍部201的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部201，位于鳍部201和沟槽底部的半导体基底形成衬底200。所述半导体衬底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底，在本实施例中为单晶硅衬底。

在一实施例中，所述阱区能够在刻蚀半导体基底以形成鳍部201之前，采用离子注入工艺形成与半导体基底内；在刻蚀所述半导体基底之后，所述阱区位于所形成的衬底200和鳍部201内。

在另一实施例中，所述阱区能够在刻蚀半导体基底以形成鳍部201之后，采用离子注入工艺形成与所述衬底200和鳍部201内。

在另一实施例中，所述鳍部201的形成步骤包括：采用外延工艺在衬底200表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽之间的鳍部层形成鳍部201。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。

在一实施例中，在刻蚀所述鳍部层以形成鳍部201之后，采用离子注入工艺在所述衬底200和鳍部201内形成阱区。

在一实施例中，在所述待测区210形成的鳍式场效应晶体管为PMOS晶体管，所述阱区内的掺杂离子为N型离子，后续在外围区220形成的二极管掺杂区内的掺杂离子为P型离子。

在另一实施例中，在所述待测区210形成的鳍式场效应晶体管为NMOS晶体管，所述阱区内的掺杂离子为P型离子，后续在外围区220形成的二极管掺杂区内的掺杂离子为N型离子。

请参考图5，在所述衬底200表面形成隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁表面。

所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅。

所述隔离层202的形成步骤包括：在所述衬底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部201的侧壁表面，形成隔离层202。

请参考图6和图7，图7是图6沿BB’方向的剖面结构示意图，形成横跨待测区210内鳍部201的第一栅极结构211，所述第一栅极结构211位于待测区210鳍部201的部分侧壁和顶部表面；在第一栅极结构211两侧鳍部201内形成源漏区212；在外围区220鳍部201内形成若干二极管掺杂区221，若干二极管掺杂区221包围所述待测区210，位于同一鳍部201内的若干二极管掺杂区221相互分立，且所述二极管掺杂区221与所述源漏区212相互分立。

需要说明的是，图6是忽略第一子介质层203和源漏区212的结构示意图。

本实施例中还包括：形成横跨外围区220内鳍部201的第二栅极结构222，所述第二栅极结构222位于外围区220鳍部201的部分侧壁和顶部表面，若干所述第二栅极结构222平行，所述第二栅极结构222与第一栅极结构211平行。

所述第二栅极结构222在形成第一栅极结构211的工艺制程中同时形成。所述第二栅极结构222用于作为形成若干分立的二极管掺杂区221的掩膜，从而避免了额外形成掩膜层的步骤，不仅能够减少工艺制程的步骤，而且能够使所形成的二极管掺杂区221的尺寸以及相邻二极管掺杂区221之间的距离更精确。

在其它实施例中，还能够不在所述外围区220形成第二栅极结构，而所述二极管掺杂区221以图形化层为掩膜形成于外围区220的鳍部201内。所述图形化层能够为图形化的光刻胶层、硬掩膜层、自组装图形化层或其它掩膜层

所述第一栅极结构211的数量大于或等于1个，且每个第一栅极结构211横跨一条或若干条平行排列的鳍部201。在本实施例中，所述第一栅极结构211的数量为1个，且所述第一栅极结构211横跨待测区210的4条鳍部201。

在其它实施例中，所述待测区内的第一栅极结构数量大于1，则若干第一栅极结构平行排列。

所述第二栅极结构222横跨一条或若干条平行排列的鳍部201。在本实施例中，所述第二栅极结构222横跨若干外围区220的鳍部201。

由于所述待测区210的至少一条鳍部201延伸至外围区220，而且，至少一条自待测区210延伸至外围区220的鳍部201表面同时横跨有第一栅极结构211和第二栅极结构222，且与第一栅极结构211位于同一鳍部201表面的第二栅极结构222数量大于或等于1个。

由于位于同一鳍部201表面的第一栅极结构211和第二栅极结构222之间共用同一源漏区212，能够使待测区210的鳍部201内的热量能够通过载流子的迁移自共用的源漏区212传递至外围区220的鳍部201内。

在本实施例中，所述第一栅极结构211和第二栅极结构222为高k金属栅结构(High-K Metal Gate，简称HKMG)，因此，所述第一栅极结构211和第二栅极结构222采用后栅工艺(Gate Last)形成。

第一栅极结构211和第二栅极结构222的形成步骤包括：形成横跨待测区210内鳍部201的第一伪栅极结构，所述第一伪栅极结构位于待测区210鳍部201的部分侧壁和顶部表面，所述第一伪栅极结构包括伪栅极层；形成横跨外围区220内鳍部201的若干第二伪栅极结构，所述第二伪栅极结构位于外围区220鳍部201的部分侧壁和顶部表面，若干所述第二伪栅极结构平行，所述第二伪栅极结构与第一伪栅极结构平行，所述第二伪栅极结构包括伪栅极层；在所述隔离层202和鳍部201表面、以及第一伪栅极结构和第二伪栅极结构的侧壁表面形成第一子介质层203，所述第一子介质层203暴露出所述伪栅极层的顶部表面；去除所述伪栅极层，在第一子介质层203内形成栅极开口；在所述栅极开口的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极开口的栅极层；平坦化所述栅介质层和栅极层直至暴露出所述第一子介质层203表面为止，在待测区210形成第一栅极结构211，在外围区220形成第二栅极结构222。

所形成的第一栅极结构211包括：位于鳍部201部分侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。所形成的第二栅极结构222包括：位于鳍部201部分侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。

在本实施例中，所述第一伪栅极结构和第二伪栅极结构同时形成。在其它实施例中，所述第一伪栅极结构和第二伪栅极结构还能够先后形成。

所述伪栅极层的材料为多晶硅，所述伪栅极层用于为后续形成的栅介质层和栅极层占据空间位置。在本实施例中，所述第一伪栅极结构和第二伪栅极结构包括：位于伪栅极层侧壁表面的侧墙；所述侧墙的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种组合。所述侧墙用于定义所述伪栅极层与源漏区212或二极管掺杂区221之间的相对位置和距离。

在本实施例中，所述伪栅极层和鳍部201之间还具有伪栅介质层；所述伪栅介质层的材料为氧化硅、形成工艺为氧化工艺；所述伪栅介质层用于在后续去除所述伪栅极层时，保护鳍部201暴露出的侧壁和顶部表面免受损伤。

在本实施例中，待测区210和外围区220的伪栅极层均被去除，则所述待测区210和外围区220的栅极开口内均形成栅介质层和栅极层，则所述待测区210和外围区220的栅介质层的材料为高k介质材料，所述栅极层的材料包括金属或金属化合物。

所述栅介质层的形成工艺能够为原子层沉积工艺，所述栅介质层的材料为高k介质材料；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅极层的材料包括金属或金属化合物。所述栅极层的材料为金属和金属化合物中的一种或多种组合；所述栅极层的材料包括铜、钨、铝或银；所述栅极层的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。

在另一实施例中，仅待测区210的伪栅极层被去除，并在所述栅极开口内形成栅介质层和栅极层；所述待测区210和外围区220的栅介质层的材料为高k介质材料，所述栅极层的材料包括金属或金属化合物。而所述第二伪栅极层被保留，所述第二伪栅极结构即作为第二栅极结构222；则所述伪栅介质层作为第二栅极结构222的栅介质层，所述伪栅极层作为第二栅极结构222的栅极层，即所述第二栅极结构222的栅介质层材料为氧化硅；所述栅极层的材料为多晶硅。

在本实施例中，在形成第一伪栅极结构和第二伪栅极结构之后，形成第一子介质层203之前，还包括：在所述第一伪栅极结构两侧的鳍部201内形成源漏区212；在相邻第二栅极结构222之间的鳍部201内形成一个二极管掺杂区221。

在本实施例中，所述源漏区212和所述二极管掺杂区221包括位于鳍部201内的应力层，所述应力层内具有掺杂离子。在一实施例中，所形成的鳍式场效应晶体管为PMOS晶体管时，所述应力层的材料为硅锗，且所述掺杂离子为P型离子，所述应力层用于向鳍部201内的沟道区提供压应力。在另一实施例中，所形成的鳍式场效应晶体管为NMOS晶体管时，所述应力层的材料为碳化硅，且所述掺杂离子为N型离子，所述应力层用于向鳍部201内的沟道区提供拉应力。

在其它实施例中，所形成的鳍式场效应晶体管为PMOS晶体管或NMOS晶体管，所述应力层的材料还能够为单晶硅，所述应力层仅用于抬高所形成的源漏区212表面。

在一实施例中，所述二极管掺杂区221采用离子注入工艺形成于相邻第二栅极结构222之间的鳍部201内，所述第二栅极结构222作为所述离子注入工艺的掩膜，从而无需额外形成用于离子注入工艺的掩膜，减少工艺步骤，而且使所述二极管掺杂区221的位置和尺寸更精确。

所述阱区内的掺杂离子类型与二极管掺杂区221的掺杂离子类型不同；当所述阱区内的掺杂离子为P型离子时，所述二极管掺杂区221的掺杂离子为N型离子；当所述阱区内的掺杂离子为N型离子时，所述二极管掺杂区221的掺杂离子为P型离子。所述二极管掺杂区221和阱区构成二极管，而且，由于外围区220的鳍部201内，若干所述二极管掺杂区221相互分立，即所述外围区220的鳍部内形成有若干二极管。

而且，由于所述待测区210内至少一条鳍部201两端延伸至外围区220内，使得至少一个二极管掺杂区221与源漏区212位于同一鳍部201内，则所述待测区210的鳍部201内所产生的热量能够向外围区220的鳍部201内传递。并且，由于二极管的正向导通电压与二极管掺杂区221的温度呈线性关系，因此，通过检测各二极管的正向导通电压，能够获取各二极管掺杂区221的温度，从而对外围区220的鳍部201温度进行监控。

所述第一子介质层203用于保留所述第一伪栅极结构和第二伪栅极结构的形状和位置，以便后续以栅介质层和栅极层替代所述伪栅极层。

所述第一子介质层203的形成步骤包括：在所述隔离层202表面、鳍部201的侧壁和顶部表面、第一伪栅极结构和第二伪栅极结构表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层的顶部表面为止，形成所述第一子介质层203。

所述平坦化工艺为化学机械抛光工艺。在本实施例中，所述外围区220形成的第二伪栅极结构还能够用于提高外围区220的器件密度，用于在所述化学机械抛光工艺中起到阻挡作用，避免外围区220形成的第一子介质层203表面凹陷。

所述介质膜的形成步骤为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第一子介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。

在本实施例中，所述第一子介质层203的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。

请参考图8，在所述第一栅极结构211和第一子介质层203表面形成第二子介质层204。

所述第一子介质层203和第二子介质层204构成位于隔离层202、鳍部201和第一栅极结构211表面的介质层。

所述第二子介质层204的形成步骤为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第二子介质层204的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。

在本实施例中，所述第二子介质层204的材料为氧化硅；所述第二子介质层204的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；化学气相沉积工艺包括高密度等离子沉积(High Density Plasma，简称HDP)工艺或等离子体增强沉积工艺。

请参考图9和图10，图10是图9沿BB’方向的剖面结构示意图，在所述二极管掺杂区221表面形成第一导电结构223，所述第一导电结构223横跨至少一条鳍部201。

需要说明的是，图9是忽略第一子介质层203、第二子介质层204和源漏区212的结构示意图。

在本实施例中，所述第一导电结构223形成于相邻第二栅极结构222之间的第二子介质层204和第一子介质层203内，且所述第一导电结构223位于源漏区212表面；即所述第一导电结构223位于所述介质层内、且贯穿所述介质层。所述第一导电结构223能够对相邻第二栅极结构222之间的二极管掺杂区221施加偏压。

所述第一导电结构223横跨至少一条鳍部201，则所述第一导电结构223除了位于源漏区212表面之外，还位于部分鳍部201的侧壁表面和部分隔离层202表面。在本实施例中，所述各第一导电结构223横跨一条鳍部201。

在本实施例中，还包括在所述源漏区212表面形成第三导电结构206，所述第三导电结构206横跨至少两条鳍部201。所述第三导电结构206能够对第一栅极结构211两侧的源漏区212施加偏压。

在本实施例中，还包括在阱区表面形成第二导电结构205，所述第二导电结构205用于对阱区施加偏压。所述第二导电结构205横跨至少一条鳍部201。所述第二导电结构205形成于互连区230表面，且所述第二导电结构205位于部分鳍部201的侧壁和顶部表面、以及部分隔离层202表面；所述第二导电结构205的数量大于或等于1；当所述第二导电结构205的数量大于1时，若干第二导电结构205平行排列。

在其它实施例中，还包括：在部分第一栅极结构211的顶部形成第四导电结构。所述第四导电结构用于对第一栅极结构211的栅极层施加偏压。

在本实施例中，所述第一导电结构223、第二导电结构205和第三导电结构206同时形成。所述第一导电结构223、第二导电结构205和第三导电结构206的形成步骤包括：采用刻蚀工艺在待测区210和外围区220相邻第一栅极结构211和第二栅极结构222之间、以及相邻的第二栅极结构222之间的第一子介质层203和第二子介质层204形成沟槽，所述沟槽暴露出部分源漏区212表面、二极管掺杂区221表面、部分鳍部201的侧壁表面、以及部分隔离层202表面；在所述第二子介质层204表面和所述沟槽内填充导电材料；对所述导电材料进行平坦化直至暴露出所述第二子介质层204，形成所述。

所述导电材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合；所述导电材料的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、电镀工艺或化学镀工艺。

相应的，本发明实施例还提供一种采用上述方法所形成的测试结构，请继续参考图9和图10，包括：衬底200，所述衬底200包括待测区210和包围所述待测区210的外围区220，所述待测区210和外围区220的衬底200表面分别具有至少一条鳍部201，所述待测区210和外围区220的若干鳍部201相互平行，所述待测区210至少一条鳍部201的两端延伸至所述外围区220内；位于待测区210和外围区220的鳍部201和衬底200内的阱区；位于所述衬底200表面的隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁表面；横跨待测区210内鳍部201的第一栅极结构211，所述第一栅极结构211位于待测区210鳍部201的部分侧壁和顶部表面；位于第一栅极结构211两侧鳍部201内的源漏区212；位于外围区220鳍部201内的若干二极管掺杂区221，若干二极管掺杂区221包围所述待测区210，位于同一鳍部201内的若干二极管掺杂区221相互分立，且所述二极管掺杂区221与所述源漏区212相互分立；位于所述二极管掺杂区221表面的第一导电结构223，所述第一导电结构223横跨至少一条鳍部201。

以下将结合附图进行说明。

在本实施例中，还包括：横跨外围区220内鳍部201的第二栅极结构222，所述第二栅极结构222位于外围区220鳍部201的部分侧壁和顶部表面，若干所述第二栅极结构222平行，所述第二栅极结构222与第一栅极结构211平行。

相邻第二栅极结构222之间的鳍部201内具有一个二极管掺杂区221。所述第二栅极结构222横跨一条或若干条平行排列的鳍部201；在本实施例中，所述第二栅极结构222横跨一条鳍部201。

所述第二栅极结构222包括：位于鳍部201部分侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。

在本实施例中，所述第二栅极结构222的栅介质层的材料为高k介质材料；所述栅极层的材料包括金属或金属化合物。在另一实施例中，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。

所述第一栅极结构211包括：位于鳍部201部分侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。在本实施例中，所述第一栅极结构211的栅介质层的材料为高k介质材料；所述栅极层的材料包括金属或金属化合物。

所述第一导电结构223除了位于二极管掺杂区221表面之外，还位于部分鳍部201的侧壁表面和部分隔离层202表面。阱区表面还具有第二导电结构205，所述第二导电结构205横跨至少一条鳍部201；在本实施例中，所述第二导电结构205横跨一条鳍部201。所述源漏区212表面还具有第三导电结构206，所述第三导电结构206横跨至少两条鳍部201；在本实施例中，所述第三导电结构206横跨待测区211的3条鳍部201。

在本实施例中，还包括：位于隔离层202、鳍部201和第一栅极结构211表面的介质层；所述第一导电结构223位于所述介质层内、且贯穿所述介质层。

所述阱区内的掺杂离子类型与二极管掺杂区221的掺杂离子类型不同；当所述阱区内的掺杂离子为P型离子时，所述二极管掺杂区221内的掺杂离子为N型离子；当所述阱区内的掺杂离子为N型离子时，所述二极管掺杂区221内的掺杂离子为P型离子。

在所述待测区210内，所述第一栅极结构211的数量大于或等于1个，且每个第一栅极结构211横跨一条或若干条平行排列的鳍部201。当所述待测区210内的第一栅极结构211数量大于1时，若干第一栅极结构211平行排列。

由于所述待测区210至少一条鳍部201的两端延伸至所述外围区220内，因此，至少一个二极管掺杂区221与源漏区212位于同一鳍部201内。由所述源漏区212以及源漏区212之间的沟道区所产生的热量能够自所述鳍部201传递至外围区220内；而外围区220的阱区与二极管掺杂区221构成二极管，通过检测所述二极管的正向导通电压，能够获取该二极管的温度。因此，通过本实施例的测试结构，能够对外围区220鳍部201内的温度分布以及变化趋势进行监控。

相应的，本发明实施例还提供一种采用上述测试结构进行的测试方法，请参考图9、图10和图11。图11是本发明实施例的测试方法流程示意图，本实施例的测试方法包括：

步骤S1，提供如图9和图10所示的测试结构，所述第一栅极结构211以及位于第一栅极结构211两侧的一组源漏区212构成待测晶体管，所述二极管掺杂区221和阱区构成一个二极管，所述待测区210具有至少一个待测晶体管，所述外围区220具有若干二极管。

步骤S2，开启所述待测晶体管和二极管。

开启所述第一晶体管即开启第一栅极结构211底部鳍部201内的沟道区，开启所述二极管即使所述二极管正向导通。

在所述待测区210内，当所述第一栅极结构211底部的沟道区开启之后，所述沟道区内具有电流，使得待测区210的鳍部201自发热。由于所述待测区210的鳍部201两端向外围区220内延伸，则所述待测区210鳍部201内的热量能够通过阱区传递到外围区220的鳍部201内。因此，所述待测区210鳍部201内的热量能够向外围区220的鳍部201传递，使得外围区220鳍部201的不同位置温度随时间变化。

步骤S3，在开启所述待测晶体管和二极管之后，每间隔预设时间段之后，对若干二极管进行一次温度测试，获取若干二极管掺杂区221的温度。

由于外围区220具有若干二极管，且所述二极管均匀分布于待测区210周围，因此通过分别对各个二极管进行温度测试，能够获取该二极管所在鳍部201的温度；继而获取外围区220若干鳍部201内不同位置的温度。

所述温度测试的步骤包括：对若干二极管的正向导通电压进行检测；通过二极管正向导通电压与鳍部201温度之间的线性关系，获取二极管掺杂区221的温度。

由于所述二极管的正向导通电压与二极管掺杂区221的温度呈线性关系，所述二极管掺杂区221的温度越高，所述二极管的正向导通电压越高。

因此，通过获取各个第二晶体管的正向导通电压，即能够计算出所在二极管掺杂区221的温度。从而获取当前时间，外围区220内若干二极管掺杂区221的温度，由此获取外围区220鳍部201内的温度分状态；例如，能够绘制出在当前时间，外围区220若干鳍部201的等温线图。

步骤S4，在对若干二极管进行若干次温度测试之后，获取外围区220鳍部201内的温度随时间的变化关系信息。

具体的，获取外围区220若干鳍部201内，不同位置的温度随时间变化而产生的变化，例如各个不同位置鳍部201的温度升高或降低的速率等。因此，通过所形成的测试结构进行测试，能够监测外围区220内热量的分布及变化情况，以此为基础能够对半导体器件进行改进。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。