超结器件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(superjunction)器件；本发明还涉及一种超结器件的制造方法。

背景技术：

超结结构就是交替排列的n型柱和p型柱组成结构。如果用超结结构来取代垂直双扩散mos晶体管(verticaldouble-diffusedmetal-oxide-semiconductor，vdmos)器件中的n型漂移区，在导通状态下通过n型柱提供导通通路，导通时p型柱不提供导通通路；在截止状态下由pn立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)。超结mosfet能在反向击穿电压与传统的vdmos器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。

1区包括由交替排列的p型柱22和n型柱23组成的超结结构，图1中的p型柱22和n型柱23都呈条形结构。n型柱23于在超结器件导通时提供导通通路，p型柱22和n型柱23在超结器件反偏时互相耗尽共同承受反向偏压。

2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。

2区中有至少一个p型环25，图1中为一个p型环25，该p型环25一般与1区的p型背栅即p阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及p型柱22；2区中也可以不设置所述金属场板。

3区包括由交替排列的p型柱22和n型柱23组成的超结结构，图1中3区的p型柱22和n型柱23分别由1区中的p型柱22和n型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的p型柱22和n型柱23也能首尾相连的环型结构。

3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有p型环25也可以没有，有p型环25时该处的p型环是不与电荷流动区的p型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由n+注入区或n+注入区再加形成于其上的介质或介质加上金属构成。

如图2所示，现有超结器件的截面示意图；如图3所示，是现有超结器件的俯视局部放大图；图3中，电荷流动区位于bb’线和cc’线之间，cc’线右边为过渡区，图2所示结构为沿aa’线的截面示意图；图2所示的超结器件为平面栅超结n型mosfet器件为例，器件原胞结构为：

在n型重掺杂的硅衬底1上形成有n型外延层31，在n型外延层31中形成有n型柱3和p型柱4。n型柱3对应于图1中的n型柱23，p型柱4对应于图1中的p型柱22。

在p型柱4的顶部形成有p型阱7，在p型阱7中形成有n+区组成的源区8和由p+区组成的p阱引出区9，在p型阱7的表面形成有栅介质层如栅氧化层5和多晶硅栅6。

还包括：层间膜10，接触孔11，正面金属层12，正面金属层12图形化后分别引出源极和栅极。在硅衬底1的背面形成有背面金属层13，背面金属层13引出漏极。

由于硅衬底1为重掺杂，n型外延层31为轻掺杂，在二者交界处形成有浓度过渡的区域。

图2中e1e2界面为减薄后的硅衬底1的底部表面，界面d1d2为硅衬底1的顶部表面，界面c1c2为超结结构的底部界面，界面m1m2为n型外延层31的顶部表面。界面e1e2和界面d1d2之间的厚度为t00，界面e1e2和界面m1m2之间的厚度为t10，界面c1c2和界面m1m2之间的厚度为t20，界面d1d2和界面c1c2之间的厚度为t30。

所述硅衬底1为高浓度基板，电阻率0.001ohm·cm～0.003ohm·cm；n型外延层31的电阻1ohm·cm～2ohm.cm,厚度t30为5微米～20微米，p-n柱区域即超结结构区域：对应器件的源漏击穿电压bvds为600v～700v时高度t20为35微米～45微米。

由图2所示可知，每个n型柱3的上方有一个多晶硅栅6，该多晶硅栅6可以部 分覆盖周边的p型柱4，也可以不覆盖，每个p型柱4的上方有一个p型阱7，在p型阱7里有一个n+源区8，有一个接触孔11，源极金属通过接触孔11与源区8相连，源区8金属通过经过一个高浓度的p阱引出区9与p型阱7相连。

如图3所示，cc’线右边的过渡区中形成有p型环25，p型环25和p型阱7相接触且通过接触孔11连接到源极金属。

现有的技术中，器件的p型柱4的上部通过接触孔11连接到源区8电极，n型柱2通过n+衬底即硅衬底11连接到漏极13，在较低的vds即源漏电压的情况下，vds基本施加横向的电场于p型柱4和n型柱3之间，使得在很低的vds下，交替排列的p型柱4和n型柱3在横向电场的作用下很快发生耗尽，这会使器件的电容ciss，crss，coss在小的vds之下有很大的非线性，其中ciss是输入电容，大小为cgs+cgd；coss是输出电路，大小为cds+cgd；crss是反向传输电容，大小为cgd；cgs为器件的栅源电容，cgd为器件的栅漏电容，cds为器件的源漏电容。由一个p型柱4和一个n型柱3的超结单元，超结单元的p型柱4和n型柱3的宽度和为超结结构的步进，对应步进小于12微米的超结结构，一般在vds从0伏变化到10v时，器件的crss会有一个急剧下降的过程，特别是由于超结器件如超结mosfet的导通电阻是同等电压的普通vdmos的1/4到1/10，同样导通电阻的超结mosfet的面积远小于vdmos，因此超结mosfet的crss的最大值非常小，crss的最大值通常是指vds＝0伏时的crss值。这两个因素的存在，使得超结mosfet在开关过程中，易于发生由于crss过低和crss的急剧变化从而造成开关过程过快，从而使得器件的应用系统电磁干扰大；甚至由于电流和电压的过冲而使得电路失效。

如图2所示的结构，在器件从导通状态变成反向截止状态的过程中，在平台电压阶段，器件的vgs即栅源电压保持在平台电压，器件的vds即漏源电压从器件导通时的vdson(通常很小)增加到电路的电源电压vdd(如400伏)，由于vds的增加，相邻p型柱4和n型柱3的进行横向耗尽，并在某一电压下将n型柱3的部分或全部完全耗尽，此时器件的cgd会变成非常小，cgd即crss，cgd是cox和csi的串联，由于dvds/dt＝igp/cgd(vds)，其中vds为漏源电压，igp为平台电压时的栅极电流，在该电压下dvds/dt会变得非常大，从而导致使用器件的电路或系统出现很好的电磁干扰，影响电路和系统的正常工作；这一情况在从高压反向截止状态到导通状态的变化过程中同样存在。这种在开关过程中过高的dvds/dt，除了造成应用中的回路的震 荡，还可能造成应用系统的过大的电流和电压过冲，造成电路损坏。

技术实现要素：

本发明所要解决的技术问题是提供一种超结器件，能在很低vds下获得更高的crss且在较大的vds范围内能使得crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间。

电荷流动区包括由多个交替排列的n型柱和p型柱组成的超结结构；每一所述n型柱和其邻近的所述p型柱组成一个超结单元。

超结器件包括第一原胞，各所述第一原胞包括：

平面栅，在所述超结结构的宽度方向上，所述平面栅两侧分别和一个所述p型柱对应，令所述平面栅两侧对应的所述p型柱为两侧p型柱，两个所述两侧p型柱之间包括一个以上的p型柱且令该p型柱为中间p型柱。

在各所述两侧p型柱的顶部形成有p型阱，所述p型阱还延伸到相邻的所述n型柱的顶部，所述平面栅从顶部覆盖所述p型阱，被所述平面栅覆盖的所述p型阱的表面用于形成沟道，在所述平面栅两侧的所述p型阱的表面形成有由n+区组成的源区，所述源区和对应的所述平面栅的侧面自对准。

各所述中间p型柱的顶部没有形成源区，在所述源区和对应的所述p型阱的顶部通过相同的接触孔连接到源极。

所述超结单元的步进为其所包括的一个所述n型柱和一个所述p型柱的宽度和，所述第一原胞的步进为两个所述两侧p型柱的的中心位置之间的宽度，所述第一原胞的步进大于所述超结单元的步进，通过较小的所述超结单元的步进使所述超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进使所述第一原胞的平面栅覆盖的超结结构的面积增加并从而提高所述超结器件的栅漏电容。

所述中间p型柱为浮置结构，使所述超结器件的栅漏电容随源漏电压变化趋于平缓。

进一步的改进是，所述过渡区至少包括一个p型环，各所述两侧p型柱的顶部的所述p型阱和所述p型环相接触，所述p型环的顶部通过接触孔连接到所述源极。

各所述中间p型柱和所述p型环之间通过n型柱隔离，从而使所述中间p型柱为浮置结构。

进一步的改进是，所述过渡区至少包括一个p型环，各所述两侧p型柱的顶部的所述p型阱和所述p型环相接触，所述p型环的顶部通过接触孔连接到所述源极。

在沿所述超结结构的长度方向上，各条所述中间p型柱被n型柱分割成两段以上，令分割各条所述中间p型柱的n型柱为分割n型柱，通过所述分割n型柱使对应的所述中间p型柱为浮置结构。

进一步的改进是，在沿所述超结结构的宽度方向上，各条所述中间p型柱中的各所述分割n型柱对齐，且相邻两个所述分割n型柱之间通过p型柱隔离，令该p型柱为分割p型柱；在沿所述超结结构的长度方向上，各分割p型柱的尺寸小于对应的所述分割n型柱的尺寸，使各所述分割p型柱和对应的所述中间p型柱不接触。

进一步的改进是，所述第一原胞的步进为所述超结单元的步进的2倍以上。

进一步的改进是，在保证各所述超结单元的电荷平衡的条件下，所述两侧p型柱的宽度和所述中间p型柱的宽度相同或者不同，所述两侧p型柱和所述中间p型柱的掺杂浓度相同或者不同。

为解决上述技术问题，本发明提供的超结器件的制造方法中，超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间；包括如下步骤：

步骤一、在电荷流动区形成由多个交替排列的n型柱和p型柱组成的超结结构；每一所述n型柱和其邻近的所述p型柱组成一个超结单元；所述超结结构也同时形成于所述过渡区和所述终端区中。

步骤二、在超结结构的选定区域中形成p型阱；采用所述p型阱相同的工艺同时在所述过渡区中形成至少一个p型环。

步骤三、形成平面栅，在所述平面栅的两侧的所述p型阱表面形成由n+区组成的源区；所述源区和对应的所述平面栅的侧面自对准。

超结器件包括第一原胞，所述p型阱和所述平面栅根据所述第一原胞的结构进行设置：

在所述超结结构的宽度方向上，所述平面栅两侧分别和一个所述p型柱对应，令所述平面栅两侧对应的所述p型柱为两侧p型柱，两个所述两侧p型柱之间包括一个 以上的p型柱且令该p型柱为中间p型柱。

在各所述两侧p型柱的顶部形成有p型阱，所述p型阱还延伸到相邻的所述n型柱的顶部，所述平面栅从顶部覆盖所述p型阱，被所述平面栅覆盖的所述p型阱的表面用于形成沟道。

各所述中间p型柱的顶部没有形成源区，在所述源区和对应的所述p型阱的顶部通过后续形成的相同的接触孔连接到源极。

所述超结单元的步进为其所包括的一个所述n型柱和一个所述p型柱的宽度和，所述第一原胞的步进为两个所述两侧p型柱的的中心位置之间的宽度，所述第一原胞的步进大于所述超结单元的步进，通过较小的所述超结单元的步进使所述超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进使所述第一原胞的平面栅覆盖的超结结构的面积增加并从而提高所述超结器件的栅漏电容。

所述中间p型柱为浮置结构，使所述超结器件的栅漏电容随源漏电压变化趋于平缓。

进一步的改进是，还包括如下步骤：

步骤四、形成层间膜。

步骤五、形成接触孔；所述接触孔穿过所述层间膜。

步骤六、形成正面金属层并采用光刻刻蚀工艺对所述正面金属层进行图形化形成源极和栅极，所述源区和所述p型阱通过顶部相同的接触孔连接到所述源极，所述平面栅通过顶部的接触孔连接到栅极。

进一步的改进是，在保证各所述超结单元的电荷平衡的条件下，所述中间p型柱的宽度大于等于所述两侧p型柱的宽度。

进一步的改进是，在保证各所述超结单元的电荷平衡的条件下，所述中间p型柱的掺杂浓度小于等于所述两侧p型柱的掺杂浓度。

现有技术中超结器件的原胞的步进和超结单元的步进相同的结构，也即每一个超结单元的顶部都形成有一套原胞所具有的完整结构，包括：多晶硅栅和栅介质层，p型阱，源区和接触孔，这样原胞的步进会受限于超结单元的步进，为了提高超结器件的击穿电压和降低导通电阻，需要将超结单元的步进越做越小，这样整个超结结构更加容易被耗尽从而能提高击穿电压和降低导通电阻；但是原胞的步进也随之缩小后，原胞的多晶硅栅所覆盖的面积会缩小，超结单元的步进缩小后更加容易被耗尽，也即 在更加低的源漏电压即vds下超结结构就会被耗尽，而器件的栅源电容即crss和多晶硅栅的面积以及底部超结单元被耗尽的区域大小有关，面积的减小以及低源漏电压耗尽区迅速增加使得crss变得很小且会迅速减小，故现有技术中，超结器件的原胞的步进和超结单元的步进相同的设置无法同时满足提高超结器件的击穿电压和降低导通电阻以及使crss在开关过程中缓慢变化的要求。

本发明超结器件中设置有第一原胞，第一原胞的步进不再和超结单元的步进相同，而是将第一原胞的步进设置为大于超结单元的步进，这样本发明能够按照需要分别设置第一原胞的步进和超结单元的步进的大小。

本发明通过减小超结单元的步进的大小，能够提高超结器件的击穿电压和降低导通电阻。

而本发明通过增加第一原胞的步进，能够增加第一原胞的平面栅即多晶硅栅所覆盖的面积，从而能使crss的面积增加，也即能增加第一原胞的crss的值，在低vds下，第一原胞中通过平面栅的面积增加而使crss增加的值能够抵消超结单元的步进减少时使超结单元的耗尽区迅速增加而使crss减少的值并能进一步增加crss值，使crss值不受超结单元的步进的影响而能独立调节。

对于整个超结器件来说，本发明通过第一原胞的设置后能在很低vds下获得更高的crss且在较大的vds范围内能使得crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲；并同时能够提高超结器件的击穿电压和降低导通电阻。

另外，本发明通过将平面栅所覆盖的p型柱即中间p型柱设置为浮空即浮置结构本发明中浮置结构是指具有浮置结构的区域没有和任何一个电极(包括源极，漏极，栅极)电学上直接相连，相对于现有结构中p型柱的顶部都连接到源极的结构，本发明的中间p型柱和相邻的n型柱之间的电位差会随vds即源漏电压的变化而变化但是会慢于vds的变化，从而能使超结器件的栅漏电容随源漏电压变化更加缓慢。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有超结器件的俯视示意图；

图2是现有超结器件的截面示意图；

图3是现有超结器件的俯视局部放大图；

图4是本发明实施例一超结器件的截面示意图；

图5是本发明实施例一超结器件的俯视示意图；

图6a是本发明实施例一超结器件的coss和vds的仿真曲线；

图6b是本发明实施例一超结器件的ciss和vds的仿真曲线；

图7是本发明实施例二超结器件的截面示意图；

图8是本发明实施例二超结器件的俯视示意图；

图9是本发明实施例三超结器件的俯视示意图。

具体实施方式

本发明实施例一超结器件：

如图4所示，是本发明实施例一超结器件的截面示意图；如图5所示，是本发明实施例一超结器件的俯视示意图，图4是沿图5中的aa’线的截面图；本发明实施例一超结器件包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，包括整个电荷流动区、过渡区和终端区的结构请参考图1所示，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。图5中，电荷流动区位于bb’线和cc’线之间，cc’线右边为过渡区。

本发明实施例一超结器件主要是对电荷流动区中的结构做了改进，本发明实施例一超结器件以n型超结mosfet器件为例进行说明，本发明实施例一中：

电荷流动区包括由多个交替排列的n型柱3和p型柱4组成的超结结构；每一所述n型柱3和其邻近的所述p型柱4组成一个超结单元。其中，所述超结结构形成于n型外延层31中，n型外延层31形成于n型重掺杂的硅衬底1上。

所述硅衬底1为高浓度基板，电阻率0.001ohm·cm～0.003ohm·cm；n型外延层31的电阻1ohm·cm～2ohm.cm,厚度为5微米～20微米，p-n柱区域即超结结构区域：对应器件的源漏击穿电压bvds为600v～700v时超结结构的高度为35微米～45微米。

超结器件包括第一原胞，各所述第一原胞包括：

平面栅6，本发明实施例一中，所述平面栅6为多晶硅栅，在所述平面栅6和底部的超结结构的表面之间隔离有栅介质层如栅氧化层5。在所述超结结构的宽度方向上，所述平面栅6两侧分别和一个所述p型柱4对应，令所述平面栅6两侧对应的所述p型柱4为两侧p型柱4，两个所述两侧p型柱4之间包括一个p型柱4且令该p 型柱4为中间p型柱4a。图4中，为例说明方便，将所述中间p型柱单独用标记4a标出，两侧p型柱还是采用标记4表示。

在各所述两侧p型柱4的顶部形成有p型阱7，所述p型阱7还延伸到相邻的所述n型柱3的顶部，所述平面栅6从顶部覆盖所述p型阱7，被所述平面栅6覆盖的所述p型阱7的表面用于形成沟道，在所述平面栅6两侧的所述p型阱7的表面形成有由n+区组成的源区8，所述源区8和对应的所述平面栅6的侧面自对准。

各所述中间p型柱4a的顶部没有形成源区8，也没有形成所述p型阱7。在所述源区8和对应的所述p型阱7的顶部通过相同的接触孔11连接到由正面金属层12组成的源极；所述接触孔11穿过层间膜10。在平面栅6的顶部也形成有接触孔11并通过接触孔11连接到由正面金属层12组成的栅极。在其它实施例中也能为：在各所述中间p型柱4a的顶部的部分区域中或全部区域中形成有所述p型阱7。

所述超结单元的步进为其所包括的一个所述n型柱3和一个所述p型柱4的宽度和，所述第一原胞的步进为两个所述两侧p型柱4的的中心位置之间的宽度。本领域技术人员知道，原胞使具有周期排列结构的超结器件的最小周期单元，本发明实施例一超结器件会采用所述第一原胞进行周期排列，图4中，横向位置位于标记101和102所对应的虚线之间的器件元胞区域对应于一个所述第一原胞，标记101和102分别位于同一个平面栅6的两个所述两侧p型柱4的的中心位置处。

由图4所示可知，所述第一原胞的步进大于所述超结单元的步进，且本发明实施例一中所述第一原胞的步进为所述超结单元的步进的两倍，也即本发明实施例一中所述第一原胞在横向上覆盖了两个p型柱4和两个n型柱3。通过较小的所述超结单元的步进使所述超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进使所述第一原胞的平面栅6覆盖的超结结构的面积增加并从而提高所述超结器件的栅漏电容即cgd也即crss。

本发明实施例一中，在保证各所述超结单元的电荷平衡的条件下，所述两侧p型柱4的宽度和所述中间p型柱4a的宽度相同，所述两侧p型柱4和所述中间p型柱4a的掺杂浓度相同。在其它实施例中，也能为：在保证各所述超结单元的电荷平衡的条件下，所述两侧p型柱的宽度和所述中间p型柱的宽度不同，所述两侧p型柱和所述中间p型柱的掺杂浓度不同。

图4是沿图5中的aa’线的剖面图，在图5对应的俯视图中也可以看出，p型柱 4和n型柱3在沿宽度方向即aa’对应的方向上交替排列，n型柱3中标明了n以表示n型掺杂，一个平面栅6和一个第一原胞相对应，可以看出在沿aa’的方向上一个平面栅6的区域大于一个n型柱3和一个p型柱4所组成的超结单元。图5中，根据和平面栅6的覆盖关系，将p型柱4细分为两侧p型柱4和中间p型柱4a，两侧p型柱4用p1表示p型掺杂，中间p型柱4a用p2表示p型掺杂。本发明实施例一中，所述平面栅6在宽度方向上覆盖了一个所述中间p型柱4a和该中间p型柱4a两侧的n型柱3，并延伸到形成于两侧p型柱4的顶部的p型阱7并在所述平面栅6的两侧实现对对应所述p型阱7的覆盖并用于在所述p型阱7的表面形成沟道。所述两侧p型柱4的顶部的所述p型阱7会延伸到相邻的所述n型柱3的顶部，所述两侧p型柱4的顶部的所述p型阱7的表面形成由源区8以及接触孔11。在超结结构的长度方向上，即和aa’线垂直的方向上，所述平面栅6连续分布，波浪线103表示中间省略连续分布部分。

本发明实施例一中，所述中间p型柱4a为浮置结构，用于使所述超结器件的栅漏电容随源漏电压变化趋于平缓。如图5所示，所述过渡区至少包括一个p型环，各所述两侧p型柱4的顶部的所述p型阱7和所述p型环相接触，所述p型环的顶部通过接触孔11a连接到所述源极。

各所述中间p型柱4a和所述p型环之间通过n型柱3a隔离，从而使所述中间p型柱为浮置结构。由图5所示可知，用于隔离所述中间p型柱4a和所述p型环的n型柱用标记3a单独标出，n型柱3a位于电荷流动区和过渡区相接触的位置区域。这样通过n型柱3a设置后，在p型环连接源极电压后，所述中间p型柱4a的电压不会受到p型环的电压的影响，会保持为浮置状态，也即在电学上为完全浮空状态。这样，在中间p型柱4a和相邻的n型柱3之间的电位差会随vds即源漏电压的变化而变化但是会慢于vds的变化，从而能使超结器件的栅漏电容随源漏电压变化更加缓慢。

由图4和图5所示可知，由于所述平面栅6覆盖的比例增大了，器件的crss就会增加；再由于中间p型柱4a为浮置状态，其电位并未固定在与源区相同的电位，所述中间p型柱4a的耗尽速率会变慢，因此crss随vds的变化会更加缓慢。

如图6b所示，是本发明实施例一超结器件的crss和vds的仿真曲线；曲线202对应于本发明实施例一超结器件的crss和vds的仿真曲线；作为比较，曲线201对应于图2所示的现有超结器件的crss和vds的仿真曲线；仿真的参数为：p型柱4 的宽度为5微米，n型柱3的宽度为6微米，n型柱的电阻率为2欧姆·厘米,p型柱4的浓度使得p型柱4和n型柱3保持电荷平衡，栅氧化层5的厚度为1000埃。在图2中的平面栅6的宽度为7微米，图4中的平面栅6的宽度为18微米，电容取一个面积的1mm²的电荷流动区的电容，从图6b可以看到：

在vds即源漏电压为0v～60v的情况下，本发明实施例一的crss是缓慢下降的；而现有技术下，在vds为0v～25之间时，有一个crss快速减小的区间，而且其最小值远远小于本发明实施例一的crss的最小值；而在较大的vds的范围中，本发明实施例一的crss都大于现有技术的crss。

如图6a所示，是本发明实施例一超结器件的coss和vds的仿真曲线；同时也给出了现有超结器件的coss和vds的仿真曲线；coss为输出电容，coss为cds+cgd，cds为源漏电容，可以看到，现有技术和本发明发明实施例一的曲线没有明显的差异，基本重合。这样也使得本发明实施例一超结器件和现有器件在开关过程中的开关损耗没有大的差异。

本发明实施例一对crss的改善，使得器件应用中的emi特性能得到明显的改进，并由于改善了应用中的电压和电流的过冲，从而使得器件更易于应用。

本发明实施例二超结器件：

如图7所示，是本发明实施例二超结器件的截面示意图；如图8所示，是本发明实施例二超结器件的俯视示意图；本发明实施例二超结器件和本发明实施例一超结器件的区别之处为，本发明实施例二超结器件中：

在两个所述两侧p型柱4之间包括两个中间p型柱4a，也即所述平面栅6会覆盖两个中间p型柱4a，由于两个中间p型柱4a还包括一个n型柱3，这样本发明实施例二超结器件的第一原胞中就包括了3个p型柱4和3个n型柱3，即第一原胞的步进为超结单元的步进的3倍。这样所述平面栅6所覆盖的面积会更加大，能够进一步的提供器件的crss。

本发明实施例三超结器件：

本发明实施例三超结器件的截面示意图和图4相同；如图9所示，是本发明实施例三超结器件的俯视示意图；本发明实施例三超结器件和本发明实施例一超结器件的区别之处为，本发明实施例三超结器件中：在沿所述超结结构的长度方向上，各条所述中间p型柱4a被n型柱3b分割成两段以上，令分割各条所述中间p型柱4a的n 型柱3b为分割n型柱3b，单独用标记3b表示；通过所述分割n型柱3b使对应的所述中间p型柱4a为浮置结构。

在沿所述超结结构的宽度方向上，各条所述中间p型柱4a中的各所述分割n型柱3b对齐，且相邻两个所述分割n型柱3b之间通过p型柱4b隔离，令该p型柱4b为分割p型柱4b,单独用标记4b表示；在沿所述超结结构的长度方向上，各分割p型柱4b的尺寸小于对应的所述分割n型柱3b的尺寸，使各所述分割p型柱4b和对应的所述中间p型柱4a不接触。

另外，在靠近过渡区的位置处，各条所述中间p型柱4a的最外侧的段和所述p型环之间未设置用于隔离的n型柱3a，n型柱3a请参考图5所示，也即各条所述中间p型柱4a的最外侧的段和所述p型环之间直接接触。在其它实施例中，也能在各条所述中间p型柱4a的最外侧的段和所述p型环之间设置用于隔离的n型柱3a。图9所示的未设置用于隔离的n型柱3a的结构中，各条所述中间p型柱4a的最外侧的段不再是浮置，其它内侧的各段都是浮置，通过使各条所述中间p型柱4a的最外侧的段不再是浮置，能提高过渡区的电荷收集能力。这样进一步提高了器件设计的可调整性，并且能提高器件的eas的性能。

本发明实施例超结器件的制造方法，本发明实施例方法用于制造如上本发明实施例一至三的超结器件，包括如下步骤：

步骤一、在电荷流动区形成由多个交替排列的n型柱3和p型柱4组成的超结结构；每一所述n型柱3和其邻近的所述p型柱4组成一个超结单元。所述超结结构也同时形成于所述过渡区和所述终端区中。

步骤二、在超结结构的选定区域中形成p型阱7。采用所述p型阱相同的工艺同时在所述过渡区中形成至少一个p型环。

步骤三、形成平面栅6，在所述平面栅6的两侧的所述p型阱7表面形成由n+区组成的源区8；所述源区8和对应的所述平面栅6的侧面自对准；

超结器件包括第一原胞，所述p型阱7和所述平面栅6根据所述第一原胞的结构进行设置：

在所述超结结构的宽度方向上，所述平面栅6两侧分别和一个所述p型柱4对应，令所述平面栅6两侧对应的所述p型柱4为两侧p型柱4，两个所述两侧p型柱4之间包括一个以上的p型柱4且令该p型柱4为中间p型柱4a。

在各所述两侧p型柱4的顶部形成有p型阱7，所述p型阱7还延伸到相邻的所述n型柱3的顶部，所述平面栅6从顶部覆盖所述p型阱7，被所述平面栅6覆盖的所述p型阱7的表面用于形成沟道。

各所述中间p型柱4a的顶部没有形成源区8，在所述源区8和对应的所述p型阱7的顶部通过后续形成的相同的接触孔11连接到源极。

所述超结单元的步进为其所包括的一个所述n型柱3和一个所述p型柱4的宽度和，所述第一原胞的步进为两个所述两侧p型柱4的的中心位置之间的宽度，所述第一原胞的步进大于所述超结单元的步进，通过较小的所述超结单元的步进使所述超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进使所述第一原胞的平面栅6覆盖的超结结构的面积增加并从而提高所述超结器件的栅漏电容。

所述中间p型柱4a为浮置结构，使所述超结器件的栅漏电容随源漏电压变化趋于平缓。

较佳为，在保证各所述超结单元的电荷平衡的条件下，所述中间p型柱4a的宽度大于等于所述两侧p型柱4的宽度。较宽的所述中间p型柱4a更容易形成。

在保证各所述超结单元的电荷平衡的条件下，所述中间p型柱4a的掺杂浓度小于等于所述两侧p型柱4的掺杂浓度。

还包括如下步骤：

步骤四、形成层间膜10。

步骤五、形成接触孔11；所述接触孔11穿过所述层间膜10。

步骤六、形成正面金属层12并采用光刻刻蚀工艺对所述正面金属层12进行图形化形成源极和栅极，所述源区8和所述p型阱7通过顶部相同的接触孔11连接到所述源极，所述平面栅6通过顶部的接触孔11连接到栅极。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。