内连线的制作方法

本发明实施例涉及一种内连线及其制造方法。

背景技术：

半导体集成电路(integratedcircuit，ic)产业经历了快速地增长。在此增长的过程中，装置特征尺寸大体上增加了装置的功能密度。

为了满足较小尺寸和较高封装密度的需求，电子装置开始导入包括内连线、电极以及安置于它们之间的中间绝缘层的多层内连线结构(multilayerinterconnectionstructure)。

技术实现要素：

根据本发明的一些实施例，一种内连线包括第一导电层、第一介电层、第二介电层、停止层、第二导电层、第一粘附层以及第二粘附层。第一导电层安置在半导体衬底上。第一介电层安置在第一导电层上，且第一介电层包括介层孔。第二介电层安置在第一介电层上。停止层位于第一介电层与第二介电层之间，且第二介电层和停止层包括沟槽。第二导电层位于介层孔和沟槽中，以与第一导电层电连接。第一粘附层位于沟槽的侧壁上。第二粘附层位于第二导电层与第一粘附层之间以及第二导电层与第一介电层之间。

附图说明

图1是根据本发明的一些实施例的内连线的制造方法的流程图。

图2a到图2o是根据本发明的一些实施例的内连线的制造过程的示意性横截面图。

附图标号说明

10：内连线；

100：半导体衬底；

102：衬底；

104：介电层；

106：有源装置；

108：接触窗；

200：第一导电层；

300a：蚀刻停止层；

310a、310b：停止层；

400a、400b：第一介电层；

402：虎齿状凹部；

410a、410b：第一硬掩模层；

500a、500b：虚设材料；

600a、600b、600c：第二介电层；

610a、610b：第二硬掩模层；

700a、700b：绝缘层；

710a：第一粘附材料层；

710b、710c：第一粘附层；

720a：第二粘附材料层；

720b、720c：第二粘附层；

800a：第二导电材料；

800b：第二导电层；

810b：第一导电部分；

820b：第二导电部分；

900：介电层；

p1：第一部分；

p2：第二部分；

p3：第三部分；

swa、swt、swv：侧壁；

t：沟槽；

v：介层孔；

w1、w2：宽度；

t1、t2：厚度；

s01～s10：步骤。

具体实施方式

以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本公开内容。当然，这些组件以及布置仅为实例且并不希望进行限制。例如，在以下描述中，第二特征在第一特征上方或上的形成可包括第二特征和第一特征直接接触地形成的实施例，且还可包括额外特征可在第二特征与第一特征之间形成使得第二特征与第一特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。

此外，本文可使用例如“下面”、“下方”、“下部”、“上”、“上方”、“上部”及类似术语等空间相对术语以便于描述如图式中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语希望涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。

图1是根据本发明的一些实施例的内连线的制造方法的流程图。图2a到图2o是根据本发明的一些实施例的内连线的制造过程的示意性横截面图。

参考图1和图2a，在步骤s01中，在半导体衬底100上依序地形成第一导电层200、蚀刻停止层300a以及第一介电层400。半导体衬底100是如在半导体集成电路的制造中采用的衬底，且集成电路可形成于其中和/或其上。在一些实施例中，半导体衬底100是具有或不具有外延层(epitaxiallayer)的硅衬底、含有埋入绝缘层的绝缘体上硅(silicon-on-insulator)衬底或具有锗化硅层的衬底。在一些实施例中，半导体衬底100包括衬底102、介电层104、有源装置106以及接触窗(contact)108。有源装置106安置于衬底102上。在一些实施例中，有源装置106包括金氧半(metal-oxidesemiconductor，mos)晶体管。在一些替代性实施例中，有源装置106可包括鳍式场效应晶体管(finfieldeffecttransistor，finfet)。介电层104安置在衬底102上且覆盖有源装置106。在一些实施例中，介电层104包括氧化硅、氮化硅、氮氧化硅或具有例如低于4的介电常数的低介电常数(低k)材料。形成介电层104的方法包括例如旋涂(spin-coating)、化学气相沉积法(cvd)、其组合或类似方法。第一导电层200安置在半导体衬底100上。第一导电层200包括例如铜、铜合金、镍、铝、锰、镁、银、金、钨、其组合或类似物。其它合适的导电材料也可以适用于第一导电层200。第一导电层200可例如通过电化学电镀(electro-chemicalplating)工艺、cvd、等离子体增强化学气相沉积(plasma-enhancedchemicalvapordeposition，pecvd)、原子层沉积(atomiclayerdeposition，ald)、物理气相沉积(pvd)、其组合或类似方法而形成。值得注意的是，在一些实施例中，介电层104包括埋入于其中的接触窗108，接触窗108电连接第一导电层200与半导体衬底100的有源装置106。接触窗108包括例如铜、铜合金、镍、铝、锰、镁、银、金、钨、其组合或类似物。接触窗108通过例如电化学电镀工艺、cvd、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、物理气相沉积(physicalvapordeposition，pvd)、其组合或类似方法而形成。

蚀刻停止层300a形成于第一导电层200上以在后续过程中保护第一导电层200。蚀刻停止层300a包括例如碳化硅、氮化硅、sicn以及siocn。在一些实施例中，蚀刻停止层300a通过旋涂、cvd、pvd或ald而形成。

随后，在蚀刻停止层300a上形成第一介电层400a。在一些实施例中，第一介电层400a的材料不同于蚀刻停止层300a的材料。举例来说，第一介电层400a包括低介电常数(低k)材料、例如氮化硅等氮化物、例如氧化硅等氧化物、未掺杂硅酸盐玻璃(undopedsilicateglass，usg)、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、硼掺杂磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)或其组合。具体来说，低k材料具有小于约4或甚至小于约3的介电常数。举例来说，第一介电层400a可具有小于约2.5的k值，故有时被称为超低k(extralow-k，elk)介电层。在一些实施例中，低k材料包括聚合物型的材料，例如苯并环丁烯(benzocyclobutene，bcb)、或或二氧化硅型的材料，例如氢倍半硅氧烷(hydrogensilsesquioxane，hsq)或siof。在一些替代性实施例中，第一介电层400a可由四乙氧基硅烷(tetraethylorthosilicate，teos)材料制成。此外，在一些实施例中，第一介电层400a可包括多个介电材料。第一介电层400a的形成方法包括例如旋涂、cvd以及ald。

在一些实施例中，在第一介电层400a上进一步形成第一硬掩模(hardmask)层410a。第一硬掩模层410a可以由金属材料形成，例如ti、tin、ta、tan、al及类似物。在利用非金属硬掩模的一些其它实施例中，可使用例如sio2、sic、sin以及sion等非金属材料。第一硬掩模层410a可通过例如电化学电镀过程、cvd、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、pvd、其组合或类似方法形成。此外，在一些替代性实施例中，首先在第一介电层400a上形成抗反射层(未示出)。随后，在抗反射层上形成第一硬掩模层410a。抗反射层可被称为底部抗反射涂层(bottomanti-reflectivecoating，barc)。抗反射层是不含氮的抗反射涂层(nitrogen-freeanti-reflectivecoating，nfarc)。详细来说，nfarc层包括含有例如碳和氧的材料。

参考图1和图2b，在步骤s02中，对第一硬掩模层410a执行光刻(photolithographic)和蚀刻工艺以形成经图案化的第一硬掩模层410b。随后，借助于经图案化的第一硬掩模层410b作为掩模，蚀刻第一介电层400a以形成第一介电层400b，且第一介电层400b包括形成于其中的介层孔(viahole)v。

参考图1和图2d，在步骤s03中，将虚设材料(dummymaterial)500b填充到介层孔v中。在一些实施例中，虚设材料500b可包括大体上填充介层孔v的插塞(plug)。替代性地，在一些其它实施例中，虚设材料500b可包括大体上位于介层孔v的底部和侧壁上的衬层(liner)。详细来说，如图2c中所示出，虚设材料500a安置在第一硬掩模层410a上且填充到介层孔v中。虚设材料500a可包括由光刻胶材料、聚合物材料或介电材料制成的一或多个层。在一些实施例中，虚设材料500a的材料和第一介电层400b的材料不同。举例来说，虚设材料500a包括硅、多晶硅、二氧化硅(sio2)、四乙氧基硅烷(teos)氧化物、氮化硅(sixny；x和y大于0)、硼磷硅玻璃(bpsg)、氟化物掺杂的硅酸盐玻璃(fluoride-dopedsilicateglass，fsg)、低k介电质和/或其它合适的材料。虚设材料500a可例如通过选择性外延生长(selectiveepitaxialgrowth，seg)、cvd、pecvd、ald、pvd、电泳(electrophoresis)、旋涂式涂覆法或其它合适的工艺而形成。在虚设材料500a的沉积之后，移除部分虚设材料500a和第一硬掩模层410b以形成仅位于介层孔v中的虚设材料500b，如图2d中所示出。用于移除过量虚设材料的方法包括例如蚀刻、化学机械研磨(cmp)或其它合适的研磨方法。

参考图1和图2e，在步骤s04中，在虚设材料500b和第一介电层400b上形成停止层310a。停止层310a的材料可与蚀刻停止层300a的材料相同或不同。举例来说，在一些实施例中，停止层310a包括碳化硅、氮化硅、sicn、siocn以及其它合适的材料。在一些实施例中，停止层310a可通过旋涂、cvd、pvd或ald而形成。类似于蚀刻停止层300a，停止层310a也可用于在后续过程中保护第一介电层400b和虚设材料500b的功能。

参考图1和图2f，在步骤s05中，在一些实施例中，在停止层310a上形成第二介电层600a。第二介电层600a的材料与第一介电层400b的材料相同。在一些替代实性施例中，第二介电层600a的材料不同于第一介电层400b的材料且不同于停止层310a的材料。因此，在一些实施例中，第二介电层600a包括低介电常数(低k)材料、超低k(elk)材料、氮化物(例如氮化硅等)、氧化物(例如氧化硅等)、未掺杂硅酸盐玻璃(usg)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)、四乙氧基硅烷(teos)或其组合。类似于第一介电层400b，第二介电层600a也可包括多个介电材料。第二介电层600a的形成方法包括例如旋涂、cvd、pvd以及ald。

在一些替代性实施例中，在第二介电层600a上进一步形成第二掩模层610a。第二掩模层610a可选用与第一硬掩模层410a相同的材料或不同的材料。举例来说，在一些实施例中，第二硬掩模层610a可以由金属材料形成，例如ti、tin、ta、tan、al及类似物。在利用非金属硬掩模的一些其它实施例中，可使用非金属材料，例如sio2、sic、sin以及sion。第二硬掩模层610a可通过例如电化学电镀过程、cvd、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、pvd、其组合或类似方法而形成。此外，在一些替代性实施例中，首先在第二介电层600a上形成抗反射层。随后，在抗反射层上形成第二硬掩模层610a。抗反射层可被称为底部抗反射涂层(barc)。抗反射层是不含氮的抗反射涂层(nfarc)。详细来说，nfarc层包括含有例如碳和氧的材料。

参考图1和图2g，在步骤s06中，执行光刻和蚀刻工艺，以形成经图案化的第二硬掩模层610b。随后，借助于经图案化的第二硬掩模层610b作为掩模，并利用停止层310a作为蚀刻停止层，蚀刻第二介电层600a以形成第二介电层600b。参考图2h，随后，蚀刻被第二介电层600b暴露出的停止层310a以完成沟槽t(trench)的形成。在一些实施例中，沟槽t暴露出部分第一介电层400b和虚设材料500b。依据第二介电层600a和停止层310a的材料，可通过相同蚀刻剂或不同蚀刻剂进行第二介电层600a和停止层310a的蚀刻。也就是说，可通过单个工艺或多个工艺执行第二介电层600a和停止层310a的蚀刻(如图2g和图2h中所示出)。由于停止层310a是薄层，且可通过蚀刻剂的选择而实现停止层310a与第二介电层600b的高蚀刻选择比，因此沟槽t具有平坦的底表面。在一些实施例中，沟槽t具有平坦的底表面，且仅有微小的虎齿状凹部(tigerteeth-likerecess)402形成于沟槽t的侧壁上。如图2h中所示出，虎齿状凹部402延伸到第一介电层400b的一部分中。

参考图1和图2j，在步骤s07中，在沟槽t的侧壁swt上形成第一粘附层710b。在一些实施例中，第一粘附材料层710a不仅形成于沟槽t的侧壁swt上，且填充到微小的虎齿状凹部402中。换句话说，第一粘附材料层710b的厚度t3可大于微小的虎齿状凹部402的宽度。具体来说，参考图2i，在第二硬掩模层610b上、沟槽t中以及微小的虎齿状凹部402中形成第一粘附材料层710a。在一些实施例中，第一粘附材料层710a的材料不同于第一介电层400b的材料且不同于第二介电层600b的材料。另一方面，在一些实施例中，第一粘附材料层710a的材料与停止层310b的材料相同。在一些替代实性施例中，第一粘附材料层710a的材料不同于停止层310b的材料。具体来说，在一些实施例中，第一粘附材料层710a的材料包括绝缘材料。举例来说，用于第一粘附材料层710a的绝缘材料包括sin、sion、sicon、其它合适的材料或其组合。形成第一粘附材料层710a的方法包括例如cvd、pvd以及ald。参考图2i和图2j，通过各向异性蚀刻(anisotropicetching)工艺蚀刻第一粘附材料层710a以暴露出虚设材料500b和第一介电层400b，并形成位于沟槽t的侧壁swt上的第一粘附层710b。

参考图1和图2k，在步骤s08中，从介层孔v移除虚设材料500b。虚设材料500b可通过等离子蚀刻、化学蚀刻、热烧除(thermalburn-out)和/或其它合适的工艺移除。举例来说，虚设材料500b可在含氧等离子环境移除。虚设材料500b也可以在包括具有例如氯化氢(hcl)、溴化氢(hbr)、二氧化硫(so2)、氯气(cl2)、六氟化硫(sf6)、全氟化碳(perfluorocarbon)和/或其它反应物等反应物气体的等离子环境移除。替代性地，虚设材料500b可通过化学蚀刻移除，且化学蚀刻可包括使用磷酸(h3po4)、氢氧化铵(nh4oh)、氢氯酸(hcl)、氢氟酸(hf)、硫酸(h2so4)、过氧化氢(h2o2)、去离子水和/或其它化学品。如图2k中所示出，沟槽t大于介层孔v的开口。替代地来说，沟槽t的宽度大于介层孔v的宽度。

参考图1和图2m，在步骤s09中，在第一粘附层710b的侧壁swa上和介层孔v的侧壁swv上形成第二粘附层720b。具体来说，参考图2l，在第二硬掩模层610上且在沟槽t和介层孔v中形成第二粘附材料层720a。第二粘附材料层720a的材料与第一介电层400b的材料相同或不同。类似地，第二粘附材料层720a的材料与第二介电层600b的材料相同或不同。另一方面，在一些实施例中，第二粘附材料层720a的材料与停止层310b的材料相同。在一些替代性实施例中，第二粘附材料层720a的材料不同于停止层310b的材料。类似于第一粘附材料层710b，第二粘附材料层720a也包括绝缘材料。在一些实施例中，第二粘附材料层720a包括sin、sion、sicon、其它合适的材料或其组合。形成第二粘附材料层710a的方法包括例如cvd、pvd以及ald。在一些实施例中，通过ald形成第二粘附材料层720a以便提供良好的介层孔临界尺寸控制。因此，可放大介层孔和沟槽的工艺窗(processwindow)并同时增强半导体装置的电学性质。

参考图2m，通过各向异性蚀刻工艺图案化或蚀刻第二粘附材料层720a，以在第一粘附层710b的侧壁swa上以及介层孔v的侧壁swv上形成第二粘附层720b。在形成第二粘附层720b之后，移除被介层孔v暴露出的蚀刻停止层300a以形成蚀刻停止层300b。蚀刻停止层300b暴露出第一导电层200以用于后续过程中的电连接。值得注意的是，第一粘附层710b和第二粘附层720b的材料可为相同或不同。在一些实施例中，第一粘附层710b和第二粘附层720b构成绝缘层700a。绝缘层700a可为单层或多层。举例来说，在第一粘附层710b和第二粘附层720b的材料相同的情况下，绝缘层700a是单层结构。替代性地，在第一粘附层710b和第二粘附层720b的材料不同的一些替代性实施例中，这两个层构成具有多层结构的绝缘层700a。另一方面，在一些替代性实施例中，绝缘层700a包括第一部分p1、第二部分p2以及第三部分p3。在一些替代性实施例中，绝缘层700a包括第一部分p1和第二部分p2，而无第三部分p3。绝缘层700a的第一部分p1位于介层孔v的侧壁swv上，且绝缘层700a的第二部分p2位于沟槽t的侧壁swt上。绝缘层700a的第三部分p3位于第一介电层400b上且在水平方向上延伸。此外，第三部分p3连接第一部分p1和第二部分p2。如图2m中所示出，绝缘层700a的第二部分p2包括第一粘附层710b和第二粘附层720b，而第一部分p1和第三部分p3分别包括第二粘附层720b。换句话说，在一些实施例中，第二部分p2的厚度t2大于第一部分p1的厚度t1。类似地，第二部分p2的厚度t2也大于微小的虎齿状凹部402的宽度。

参考图1和图2o，在步骤s10中，将第二导电层800b填入沟槽t和介层孔v中以与第一导电层200电连接并形成内连线10。在一些实施例中，由于绝缘层700a的第二部分p2的厚度t2大于微小的虎齿状凹部402的宽度，因此第二导电层800b并未填入到微小的虎齿状凹部402中。

参考图2n，详细来说，在第二硬掩模层610b上形成第二导电材料800a且将其填入到沟槽t和介层孔v中。第二导电材料800a的材料可与第一导电层200的材料相同或不同。举例来说，第二导电材料800a可包括铜、铜合金、镍、铝、锰、镁、银、金、钨、其组合或类似物。类似于第一导电层200，第二导电材料800a可通过例如电化学电镀过程、cvd、pecvd、ald、pvd、其组合或类似方法而形成。参考图2n和图2o，移除第二导电材料800a的一部分、第二硬掩模层610b、绝缘层700a的一部分以及第二介电层600b的一部分，以形成位于沟槽t和介层孔v中的第二导电层800b、绝缘层700b以及第二介电层600c。移除步骤可通过化学蚀刻、cmp或其它合适的工艺实现。在一些实施例中，在第二导电层800b与绝缘层700b之间可形成阻挡层(barrierlayer)或胶体层(未示出)以防止第二导电层800b的材料迁移到绝缘层700b、第一介电层400b以及第二介电层600c。在一些实施例中，阻挡层的材料包括钽、氮化钽、钛、氮化钛、钴-钨(cow)或其组合。依据第二导电层800b的材料，阻挡层或胶体层也可以采用其它材料。参考图2o，在移除工艺完成之后，绝缘层700b包括第一粘附层710c和第二粘附层720c。第一粘附层710c位于沟槽t的侧壁swt上。第二粘附层720c位于第二导电层800b与第一粘附层710c之间以及第二导电层800b与第一介电层400b之间。

在一些实施例中，第二导电层800b可划分成第一导电部分810b和第二导电部分820b。第一导电部分810b位于介层孔v中；而第二导电部分820b位于沟槽t中。如上述，沟槽t的宽度大于介层孔v的宽度，故第二导电部分820b的宽度w2大于第一导电部分810b的宽度w1。在一些实施例中，第一导电部分810b构成介层窗(via)；而第二导电部分820b构成导线(conductiveline)。举例来说，介层窗沿着垂直方向延伸，而导线沿着水平方向延伸。

替代地，在一些实施例中，第一介电层400b和第二介电层600c可被视为单个介电层900。换句话说，停止层310b埋入介电层900中，且第二导电层800b穿透介电层900。此外，如上述，在一些实施例中，第一粘附层710c和第二粘附层720c构成绝缘层700b。参考图2o，绝缘层700b的第一部分p1位于介电层900的一部分与第二导电层800b的第一导电部分810b之间。另一方面，绝缘层700b的第二部分p2位于介电层900的另一部分、停止层310b以及第二导电层800b的第二导电部分820b之间。此外，绝缘层700b的第三部分p3位于第二导电部分(导线)820b下方，且连接绝缘层700b的第一部分p1和绝缘层700b的第二部分p2。

参考图1和图2o，在本发明实施例中，由于先形成介层孔v，随后再形成沟槽t，因此通过小厚度(薄层)的停止层310a以及蚀刻剂的特定选择(停止层310a对第一介电层400b的高蚀刻选择比)，可减少装置的负载效应(loadingeffect)。此外，如上述，在内连线10中，沟槽t具有大体上平坦的底表面。即使微小的虎齿状凹部402位于沟槽t的侧壁swt上，其大小也小到足以被忽略。事实上，由于绝缘层700b填充到虎齿状凹部402中，因此在后续过程中填充于沟槽t和介层孔v中的第二导电层800b的电学性质将不受影响。此外，由于绝缘层700b是在介层孔v和沟槽t形成之后才形成，故介层孔v和沟槽t的工艺窗可被放大。因此，可易于实现装置的调谐，可改进半导体装置的电学性质，且可增加半导体装置的良率及产量。

本发明实施例不限于包括mosfet或finfet的半导体装置的应用，且可延伸到具有动态随机存取存储器(dynamicrandomaccessmemory，dram)单元、单电子晶体管(singleelectrontransistor，set)和/或其它微电子装置(本文统称为微电子装置)的其它集成电路。

根据本发明的一些实施例，一种内连线包括第一导电层、第一介电层、第二介电层、停止层、第二导电层、第一粘附层以及第二粘附层。第一导电层安置在半导体衬底上。第一介电层安置在第一导电层上，且第一介电层包括介层孔。第二介电层安置在第一介电层上。停止层位于第一介电层与第二介电层之间，且第二介电层和停止层包括沟槽。第二导电层位于介层孔和沟槽中，以与第一导电层电连接。第一粘附层位于沟槽的侧壁上。第二粘附层位于第二导电层与第一粘附层之间以及第二导电层与第一介电层之间。

根据本发明的一些实施例，第一粘附层和第二粘附层的材料以及停止层的材料相同。

根据本发明的一些实施例，第一粘附层的材料和停止层的材料不同，且第二粘附层的材料和停止层的材料不同。

根据本发明的一些实施例，第一粘附层的材料和第二粘附层的材料包括绝缘材料。

根据本发明的一些实施例，绝缘材料不同于第一介电层的材料且不同于第二介电层的材料。

根据本发明的一些实施例，第一粘附层和第二粘附层的材料分别包括sin、sion、sicon或其组合。

根据本发明的一些替代性实施例，一种内连线包括第一导电层、介电层、第二导电层以及绝缘层。第一导电层安置在半导体衬底上。介电层安置在第一导电层上。第二导电层穿透介电层，以与第一导电层电连接。绝缘层位于介电层与第二导电层之间，且绝缘层的材料和介电层的材料不同。

根据本发明的一些替代性实施例，内连线进一步包括埋入介电层中的停止层。

根据本发明的一些替代性实施例，绝缘层的第一部分位于介电层与第二导电层的第一导电部分之间，且绝缘层的第二部分位于介电层、停止层以及第二导电层的第二导电部分之间。

根据本发明的一些替代性实施例，第二导电部分的宽度大于第一导电部分的宽度，且绝缘层的第二部分的厚度大于绝缘层的第一部分的厚度。

根据本发明的一些替代性实施例，第一导电部分包括介层窗，且第二导电部分包括导线。

根据本发明的一些替代性实施例，绝缘层的第三部分位于导线下方，且连接绝缘层的第一部分和绝缘层的第二部分。

根据本发明的一些替代性实施例，绝缘层的材料包括sin、sion、sicon或其组合。

根据本发明的再一些替代性实施例，内连线的制造方法至少包括以下步骤。在半导体衬底上依序地形成第一导电层和第一介电层。在第一介电层中形成介层孔。将虚设材料填充到介层孔中。在第一介电层和虚设材料上依序地形成停止层和第二介电层。在第二介电层和停止层中形成沟槽。从介层孔移除虚设材料。在介层孔的侧壁和沟槽的侧壁上形成至少一个粘附层。在介层孔和沟槽中填入第二导电层，以与第一导电层电连接。

根据本发明的再一些替代性实施例，至少一个粘附层的材料包括sin、sion、sicon或其组合。

根据本发明的再一些替代性实施例，虚设材料的材料和第一介电层的材料不同。

根据本发明的再一些替代性实施例，形成至少一个粘附层至少包括以下步骤。在沟槽的侧壁上形成第一粘附层。在第一粘附层的侧壁上和介层孔的侧壁上形成第二粘附层。

根据本发明的再一些替代性实施例，形成第一粘附层的步骤是在从介层孔移除虚设材料的步骤之前执行。

根据本发明的再一些替代性实施例，在第二介电层和停止层中形成沟槽至少包括以下步骤。图案化第二介电层。移除被经图案化的第二介电层暴露出的停止层以形成沟槽。

根据本发明的再一些替代性实施例，内连线的制造方法进一步包括以下步骤。在形成第一介电层之前在半导体衬底上形成蚀刻停止层。在填充第二导电层的步骤之前移除被介层孔暴露出的蚀刻停止层。

前文概述若干实施例的特征使得所属领域的技术人员可以更好地理解本发明的各方面。所属领域的技术人员应理解，其可易于使用本发明作为用于设计或修改用于实现本文中所引入的实施例的相同目的和/或获得相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。