本发明涉及电子技术领域，尤其涉及一种FinFET电路。
背景技术：
相比平面晶体管，鳍式场效应晶体管(FinFET)的尺寸更小，但FinFET的击穿电压更低，更易受到静电放电(ESD)事件的影响而导致故障。
特别是当FinFET电路中包括不同的电压域时，例如，当收发电路接收电路的电压域不同时，FinFET电路更易被击穿。
现有的FinFET电路的静电保护的有效性有待提升。
技术实现要素：
本发明解决的技术问题是提升FinFET电路的静电保护的有效性。
为解决上述技术问题，本发明实施例提供一种FinFET电路，包括：第一电压域电路，包括第一电源总线以及第一地电平总线；第二电压域电路，包括第二电源总线以及第二地电平总线；传输总线，连接所述第二电压域电路和所述第一电压域电路；所述第二电压域电路还包括第一单向单元和第二单向单元，所述第一单向单元电连接所述传输总线和所述第二电源总线，以提供所述传输总线至所述第二电源总线的单向通路；所述第二单向单元电连接所述传输总线和所述第二地电平总线，以提供所述第二地电平总线至所述传输总线的单向通路。
可选的，所述第一电压域电路还包括第一电源钳位ESD保护子电路，所述第一电源钳位ESD保护子电路电连接所述第一电源总线和所述第一地电平总线；所述第二电压域电路还包括以及第二电源钳位ESD保护子电路，所述第二电源钳位ESD保护子电路电连接所述第一电源总线和所述第二地电平总线。
可选的，所述第一地电平总线与所述第二地电平总线通过双向导通单元电连接，所述双向导通单元用于建立所述第一地电平总线至所述第二地电平总线以及所述第二地电平总线至所述第一地电平总线的通路。
可选的，所述双向导通单元包括：背靠背二极管。
可选的，所述第一单向单元包括多个串联的二极管，其中第一个二极管的阳极连接所述传输总线，第一个二极管的阴极连接至相邻二极管的阳极，最后一个二极管的阴极连接所述第二电源总线。
可选的，所述第一单向单元以及第二单向单元均包括门二极管。
可选的，所述门二极管为鳍式二极管，所述FinFET电路中的FinFET晶体管以及所述门二极管的特征线宽为14nm。
可选的，所述第一电压域电路还包括第一反相器，所述第一电源总线和所述第一地电平总线与所述第一反相器电连接，所述第一反相器的输出端与所述传输总线电连接。
可选的，所述第二电压域电路还包括第二反相器，所述第二电源总线和所述第二地电平总线与所述第二反相器电连接，所述第二反相器的输出端与所述传输总线电连接。
可选的，所述第一单向单元中的二极管为P+/NW二极管，所述第二单向单元中二极管为N+/PW二极管。
可选的，所述第一电压域电路还包括第一电压域工作电路，所述第二电压域电路还包括第二电压域工作电路；所述第一电压域工作电路由所述第一电源总线供电，所述第二电压域工作电路由所述第二电源总线供电。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
设置第一单向单元和第二单向单元，其中第一单向单元连接传输总线和电源总线并提供传输总线至第二电源总线的单向通路，第二单向单元提供第二地电平总线至传输总线的单向通路，故通过第一单向单元和第二单向单元可以构建释放电荷的回路。在现有技术中，通常利用MOS管的跳回(snap-back)模式，或利用雪崩击穿的方式进行放电，故速度较慢。而在本发明实施例中建立单向通路以构建释放电荷的回路，无需利用跳回(snap-back)模式或雪崩击穿进行放电，速度较快。由此，利用本发明实施例中的FinFET电路，能够更加快速的响应ESD事件以进行放电，进而可以避免FinFET电路被损坏。
进一步，第一单向单元采用P+/NW二极管，第二单向单元采用N+/PW二极管，可以避免闩锁效应。
附图说明
图1是本发明实施例中一种FinFET电路的结构示意图；
图2是本发明实施例中一种鳍式二极管的结构示意图；
图3是图2中的鳍式二极管沿Aa方向或aA方向的侧视图；
图4是图2中的鳍式二极管沿Bb方向或bB方向的侧视图。
具体实施方式
如前所述，相比平面晶体管，鳍状场效应晶体管(FinFET)的尺寸更小，但FinFET的击穿电压更低，更易受到静电放电(ESD)事件的影响而导致故障。特别是当FinFET电路中包括不同的电压域时，例如，当收发电路接收电路所在的电压域不同时，FinFET电路更易被击穿。现有的FinFET电路的静电保护的有效性有待提升。
在现有技术中，通常通过利用MOS管的跳回(snap-back)模式，或利用雪崩击穿的方式进行放电，故速度较慢。在本发明实施例中，通过设置第一单向单元和第二单向单元建立单向通路，无需利用跳回(snap-back)模式或雪崩击穿进行放电，速度较快。由此，利用本发明实施例中的FinFET电路，能够更加快速的响应ESD事件，以进行放电，进一步可以避免FinFET电路被损坏。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参见图1，本发明实施例中的FinFET电路可以包括：第一电压域电路11、第二电压域电路12以及传输总线T1。其中，FinFET电路可以是仅基于FinFET构建的电路，或者是基于FinFET以及其他类型器件构建的电路。
其中，第一电压域电路11可以包括第一电源总线VDD1和第一地电平总线VSS1，第一电源总线VDD1可以接收第一电源信号，第一地电平总线VSS1可以接收第一地信号；第二电压域电路12可以包括第二电源总线VDD2以及第二地电平总线VSS2，第二电压域电路12可以接收第二电源信号，第二地电平总线VSS2可以接收第二地信号，第二电源信号与第一电源信号可以相同或不同，第二地信号与第一地信号可以相同或不同；传输总线T1连接第一电压域电路11和第二电压域电路12。
具体地，第一电压域电路11还可以包括第一单向单元13和第二单向单元14，第一单向单元13连接传输总线T1和第二电源总线VDD2，以提供传输总线T1至第二电源总线VDD2的单向通路。第二单向单元14连接传输总线T1和第二地电平总线VSS2，以提供第二地电平总线VSS2至传输总线的单向通路。
进一步地，第一电压域电路11还可以包括第一电源钳位ESD保护子电路(ESD Clamp)18，第一电源钳位ESD保护子电路18连接第一电源总线VDD1和第一地电平总线VSS1。
第二电压域电路12还可以包括第二电源钳位ESD保护子电路19，第二电源钳位ESD保护子电路19连接第一电源总线VDD1和第一地电平总线VSS1。
在具体实施中，第一地电平总线VSS1和第二地电平总线VSS2可以通过双向导通单元15连接，双向导通单元15用于建立第一地电平总线VSS1至第二地电平总线VSS2以及第二地电平总线VSS2至第一地电平总线VSS1的双向通路。双向导通单元15可以包括一对背靠背的二极管。
第一电源总线VDD1、第一电源钳位ESD保护子电路18、第一地电平总线VSS1、双向导通单元15、第二地电平总线VSS2、第二电源钳位ESD保护子电路19以及第二电源总线VDD2之间可以形成泄放回路泄放电荷。
当第一电源总线VDD1、第一地电平总线VSS1、第二地电平总线VSS2以及第二电源总线VDD2其中之一发生ESD事件时，均可以通过上述泄放回路进行泄放。
通过上述泄放回路可以泄放大量的电荷，通过设置第一单向单元13和第二单向单元14，可以泄放剩余的电荷以避免电荷残余。
第一单向单元13可以包括一个二极管或者多个串联的二极管，具体可以根据需要设计。
当第一电源总线VDD1的电位低于第二电源总线VDD2的电位时，第一单向单元13可以包括一个二极管。
当第一电源总线VDD1的电位高于第二电源总线VDD2的电位时，第一单向单元13可以多个串联的二极管，以提升第一单向单元13的开启电压，进而避免第一电压域电路11至第二电压域电路12的灌电流，进一步可以保证第二电压域电路12的正常工作。
当第一单向单元13中包括多个向串联的二极管时，可以通过如下方式相连接：第一个二极管的阳极连接至所述传输总线T1，第一个二极管的阴极连接至相邻二极管的阳极，最后一个二极管的阴极连接至第二电源总线VDD2。
第二单向单元14也可以包括二极管，二极管的数量可以是一个。二极管的阳极可以连接至第二地电平总线VSS2，二极管的阴极可以连接至传输总线T1。
第一单向单元13和第二单向单元14中的二极管均可以是门二极管，更具体地，第一单向单元13和第二单向单元14中的二极管均可以是鳍式二极管。该鳍式二极管与FinFET电路中的FinFET器件可以采用相同的制程，例如二者的特征线宽均可以为14nm。
在本发明实施例中，第一电压域电路还可以包括第一电压域工作电路，所述第二电压域电路还可以包括第二电压域工作电路。第一电压域工作电路是工作于第一电压域的电路，由第一电源总线供电；第二电压域工作电路是工作于第二电压域的电路，由第二电源总线供电。
第一电压域工作电路和第二电压域电路的具体功能可以是多样的，例如可以分别是实现收发功能和接收功能的电路。
本发明实施例中的FinFET电路可以快速响应第一电压域工作电路以及第二电压域工作电路的ESD事件，泄放电荷，以避免第一电压域工作电路和第二电压域工作电路被损坏。
本领域技术人员可以理解的是，本发明实施例中的FinFET电路从功能角度可以划分为用于静电保护功能的静电保护电路以及实现其他功能的工作电路。静电保护电路的设置可以保证工作电路的正常工作。同时，静电保护电路的设置也可以避免自身受到ESD事件影响而产生故障。故本发明实施例中的FinFET电路作为一个整体具备更好的鲁棒性。
图2是本发明实施例中一种鳍式二极管的结构示意图，图3是沿图2中的鳍式二极管沿Aa方向或aA方向的侧视图，图4是沿图2中的鳍式二极管沿Bb方向或bB方向的侧视图。以下结合图2至图4进行进一步说明。
鳍式二极管可以包括衬底24、形成于衬底24上的扩散鳍23、绝缘栅21，图中还示出了互联金属结构22。
扩散鳍23可以以绝缘栅21为界，分为第一侧和第二侧，在第一侧和第二测可以分别进行N+掺杂和P+掺杂。衬底24可以是N阱或者P阱。
在N阱中可以形成P+/NW二极管，在P阱中可以形成N+/PW二极管。
为了避免闩锁效应，第一单向单元中的二极管可以是P+/NW二极管，第二单向单元中二极管可以是N+/PW二极管。
继续参照图1，第一电压域电路11还可以包括第一反相器16，第一电源总线VDD1和第一地电平总线VSS1均与第一反相器16相连接，以为第一反相器16供电，第一反相器16的输出端与传输总线T1相连接。虽然图1中未示出，第一电压域电路11还可以包括其他运算电路，这些运算电路可以连接至第一反相器16。
第二电压域电路12还可以包括第二反相器17，第二电源总线VDD2和第二地电平总线VSS2均与第二反相器17相连接，以为第二反相器17供电。第二反相器17的输出端可以与传输总线T1相连接。虽然图1中未示出，第二电压域电路12还可以包括其他运算电路，这些运算电路可以连接至第二反相器17。
第一电压域电路11和第二电压域电路12中的运算电路均可以包括FinFET晶体管。
传输总线T1也可以连接至存储电路，存储电路同样可以包括FinFET晶体管。
本发明实施例中的FinFET晶体管以及鳍式二极管可以基于相同的制程，二者的特征线宽均可以为14nm。
当本发明实施例中的FinFET晶体管的特征线宽为14nm时，FinFET晶体管的体积更小，但同时耐压更低，FinFET电路更易因FinFET晶体管被击穿而无法正常工作。
利用特征线宽为14nm的鳍式二极管形成第一单向单元和第二单向单元，可以使得第一单向单元和第二单向单元的电路面积更小，同时制程可以和FinFET晶体管一致。利用尺寸更小的起始二极管，也可以更快速的构建电荷的释放回路，进而可以更加快速的响应ESD事件，进行电荷的泄放，进一步可以避免FinFET电路被损坏。
在本发明实施例中，通过设置第一单向单元和第二单向单元，其中第一单向单元连接传输总线和电源总线，提供传输总线至第二电源总线的单向通路，第二单向单元提供第二地电平总线至传输总线的单向通路。
由此，通过第一单向单元和第二单向单元可以构建释放电荷的回路。在现有技术中，通常利用MOS管的跳回(snap-back)模式，或利用雪崩击穿的方式进行放电，故速度较慢。而在本发明实施例中建立单向通路以构建释放电荷的回路，无需利用跳回(snap-back)模式或雪崩击穿进行放电，速度较快。由此，利用本发明实施例中的FinFET电路，能够更加快速的响应ESD事件以进行放电，进而可以避免FinFET电路被损坏。
进一步，在第一单向单元中采用P+/NW二极管，在第二单向单元中采用N+/PW二极管，可以避免闩锁效应。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。