一种超高密度随机存储器制造方法与流程

本发明涉及半导体
技术领域：
，尤其涉及一种超高密度随机存储器制造方法。
背景技术：
随着大数据时代的来临，数据存储器的需求迎来了爆发式增长。在中国，高速发展的半导体产业对存储器的对外依赖，已经严重影响国家高科技的发展。中国各级政府最近在存储器领域数项千亿级的投资，已经拉开了攻克存储器伟大战役的号角。dram(dynamicrandomaccessmemory)也称动态随机存取存储器，是最为常见的系统内存，具有高速度(读写速度小于50ns)，大容量(大于1gb)的特性。dram的内部结构可以说是电子芯片中最简单的，是由许多重复的“单元(cell)”组成。而且，如图1所示，每一个单元由一个电容c0和一个晶体管t0(一般是p沟道mosfet)构成(即，1t1c)，其中晶体管t0的栅极和漏极分别连字线wl0和位线bl0；其中的电容可储存1位(bit)数据量，充放电后电荷的多少(电势高低)分别对应二进制数据0和1。由于电容会有漏电现象，因此过一段时间之后电荷会丢失，导致电势不足而丢失数据，因此必须经常进行充电保持电势，这个充电的动作叫做刷新，因此动态存储器具有刷新特性，这个刷新的操作一直要持续到数据改变或者断电。除了dram以外，近年来出现了几种新型的随机存取存储器，如下述表1所示：参数/种类dramrrampcrampstt‐mram容量8gb128gb1gb32gb读取时间30ns40ns50ns1‐10ns写入时间/消除时间15ns50ns50ns1‐10ns记忆力0>10年>10年>20年元件尺寸(f2)8666表1具体地说，提出了将记忆电容用一个可变电阻替代的rram，通过控制材料相变的pram，特别是采用磁性隧道结(mtj)的磁性随机存储器(mram)。近年来，mram被人们认为是未来理想的通用固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性mtj通常为三明治结构，其读写中有磁性记忆层它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(stt，spintransfertorque)转换技术的写方法，这样的mram称为stt-mram。根据磁极化方向的不同，stt-mram又分为面内stt-mram和垂直stt-mram(即pstt-mram)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。上述各种随机存取存储器(dram,rram,pram,mram)的制作过程中，进一步缩小存储器尺寸的关键之一是cmos场效应三极管(fet)的小型化。对于fet，它的电流曲线与漏-源之间的沟道尺寸成反比，要得到一个较大的电流(例如在mram的情况)，沟道长度需要进一步缩短。而一般常规的fet结构，漏-栅-源是并排放置在n+/p/n+串联半导体薄膜的同一侧，其尺寸是不可能任意缩小的。所以需要寻找新的fet的结构部局，以达到缩小整个记忆芯片尺寸的目的。技术实现要素：有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种通用随机存储器(ram)的cmos场效应三极管(fet)的小型化新型架构制造方法，特别是通过使用磁性隧道结(mtj)替代dram中的记忆电容，制作一种高速度、大容量、非忆失型的新型磁性随机存储器mram。为实现上述目的，本发明提供了一种超高密度随机存储器制造方法，包括：第一步骤：在衬底上通过光刻及刻蚀形成源极沟槽；第二步骤：在源极沟槽内填充导电材料；第三步骤：对导电材料进行回刻蚀以形成凹槽；第四步骤：在衬底表面依次生长第一掺杂类型的第一薄膜、第二掺杂类型的第二薄膜以及第一掺杂类型的第三薄膜，其中凹槽被第一薄膜填充；第五步骤：对第一薄膜、第二薄膜以及第三薄膜进行刻蚀，仅保留由凹槽上部的第一薄膜、第二薄膜以及第三薄膜形成的叠层；第六步骤：在叠层上生长氧化物绝缘材料层将叠层均匀地包围住；第七步骤：在氧化物绝缘材料层均匀地生长金属导电膜层；第八步骤：对金属导电膜层进行垂直刻蚀，仅留下叠层侧壁上的金属导电膜层，而且使得相邻叠层之间完全电绝缘；第九步骤：利用氧化物绝缘隔离材料填充相邻叠层之间的空间；第十步骤：继续生长一层第一掺杂类型的半导体薄膜和一层金属导电膜；第十一步骤：对半导体薄膜和金属导电膜进行刻蚀，从而仅留下所述叠层上的半导体薄膜和金属导电膜；第十二步骤：沉积氧化膜绝缘材料，并将氧化膜绝缘材料的上表面磨平。为实现上述目的，本发明还提供了一种超高密度随机存储器制造方法，包括：第一步骤：在衬底上通过光刻及刻蚀形成源极沟槽；第二步骤：在源极沟槽内填充导电材料；第三步骤：对导电材料进行回刻蚀以形成凹槽；第四步骤：在衬底表面依次生长第一掺杂类型的第一薄膜、第二掺杂类型的第二薄膜以及第一掺杂类型的第三薄膜，其中凹槽被第一薄膜填充；第五步骤：对第一薄膜、第二薄膜以及第三薄膜进行刻蚀，仅保留由凹槽上部的第一薄膜、第二薄膜以及第三薄膜形成的叠层；第六步骤：在叠层上生长氧化物绝缘材料层将叠层均匀地包围住；第七步骤：在氧化物绝缘材料层均匀地生长金属导电膜层，如图9所示；第八步骤：对金属导电膜层进行垂直刻蚀，仅留下叠层侧壁上的金属导电膜层，而且使得相邻叠层之间完全电绝缘；第九步骤：利用氧化物绝缘隔离材料填充相邻叠层之间的空间；在第九步骤之后执行下述步骤：生长氧化膜绝缘材料层，然后对氧化膜绝缘材料层进行光刻刻蚀以形成与叠层位置对应的沟槽，并且在沟槽内填进第一掺杂类型的半导体薄膜和金属导电膜，将金属导电膜表面磨平。优选地，第一掺杂类型为n+型掺杂类型，第二掺杂类型为p型掺杂类型。优选地，第一掺杂类型为p+型掺杂类型，第二掺杂类型为n型掺杂类型。优选地，第六步骤采用原子层镀膜在叠层上生长氧化物绝缘材料层将叠层均匀地包围住。优选地，第七步骤采用原子层镀膜在氧化物绝缘材料层均匀地生长金属导电膜层。优选地，第八步骤采用小角度离子束垂直刻蚀对金属导电膜层进行刻蚀。优选地，在第九步骤，生长一层氧化物绝缘隔离材料，随后对该层氧化物绝缘隔离材料进行化学机械研磨处理。另外一种优选方式是把源极与衬底用绝缘材料隔开，然后单独将每条源极用导线引出。为实现上述目的，本发明提供了一种超高密度随机存储器制造方法，具体做法是将上述的第二步骤修改为在衬底和源极沟槽上形成一层介电质绝缘层，然后再在源极沟槽内的绝缘层上填充导电材料。优选地，所述超高密度随机存储器制造方法用于dram、rram、pram、fram、mram和pstt-mram中的任何一种。本发明提供了一种通用随机存储器(ram)的cmos垂直型场效应三极管(fet)的小型化新型架构制造方法，即把传统平面型fet改成垂直型双栅fet,从而最大限度地缩小随机存储器芯片的cmos控制线路的尺寸,并能进一步改善fet的电流控制特性。通过使用磁性隧道结(mtj)替代dram中的记忆电容，制作一种高速度、大容量、非忆失型的新型磁性随机存储器mram。以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1是根据现有技术的1t1cdram的一般电路示意图。图2是根据本发明优选实施例的超高密度随机存储器架构的截面结构示意图。图3至图16是根据本发明优选实施例的超高密度随机存储器制造方法的各个步骤得到的器件结构的截面结构示意图。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式图2是根据本发明优选实施例的超高密度随机存储器架构的截面结构示意图。如图2所示，根据本发明优选实施例的超高密度随机存储器架构包括：以垂直叠加的形式生成的第一区域10、第二区域20和第三区域30；在第三区域30正上方邻接地形成有漏极d1，在第一区域10正下方邻接地形成有源极s1，在第二区域20的两侧分别形成有一个栅极g1，其中栅极g1与第二区域20经由氧化物绝缘物40隔开。其中，第一区域10和第三区域30具有第一掺杂类型，第二区域20具有第二掺杂类型。例如，第一掺杂类型为p型掺杂类型，第二掺杂类型为n型掺杂类型。或者，第一掺杂类型为n型掺杂类型，第二掺杂类型为p型掺杂类型。而且，优选地，第一区域10和第三区域30掺杂类型相同，并且掺杂浓度大于第二区域20的掺杂浓度。如图2所示，优选地，源极s1连接随机存储器的源线sl1并且接地，例如源极s1与具有良好的导电性的掺杂si衬底相互连接后接地。此外，优选地，漏极d1连接随机存储器的位线bl1；进一步优选地，漏极d1经由随机存储器记忆单元m连接随机存储器的位线bl1。此外，两个栅极g1可分别连接随机存储器的不同字线wl1和wl2，作为相互独立的fet的控制闸。当然，两个栅极g1可连接至同一字线。图3至图14是根据本发明优选实施例的超高密度随机存储器制造方法的各个步骤得到的器件结构的截面结构示意图。如图3至图14所示，根据本发明优选实施例的超高密度随机存储器制造方法包括：第一步骤：在衬底(一般为硅衬底)上通过光刻及刻蚀形成源极沟槽11，如图3所示；第二步骤：在源极沟槽11内填充导电材料12，如图4所示；例如，导电材料12是钨或铜。第三步骤：对导电材料12进行回刻蚀以形成凹槽13，如图5所示；第四步骤：在衬底表面依次生长第一掺杂类型的第一薄膜14、第二掺杂类型的第二薄膜15以及第一掺杂类型的第三薄膜16，其中凹槽13被第一薄膜14填充，如图6所示；第五步骤：对第一薄膜14、第二薄膜15以及第三薄膜16进行刻蚀，仅保留由凹槽13上部的第一薄膜14、第二薄膜15以及第三薄膜16形成的叠层，如图7所示；第六步骤：在叠层上生长氧化物绝缘材料层17将叠层均匀地包围住，如图8所示；例如，优选地，第六步骤采用ald(原子层镀膜)的方法在叠层上生长氧化物绝缘材料层17将叠层均匀地包围住。第七步骤：在氧化物绝缘材料层17均匀地生长金属导电膜层18，如图9所示；例如，优选地，第七步骤采用ald(原子层镀膜)的方法在氧化物绝缘材料层17均匀地生长金属导电膜层18。第八步骤：对金属导电膜层18进行垂直刻蚀，仅留下叠层侧壁上的金属导电膜层18，而且使得相邻叠层之间完全电绝缘，如图10所示；例如，优选地，第八步骤采用小角度离子束垂直刻蚀对金属导电膜层18进行刻蚀。第九步骤：利用氧化物绝缘隔离材料19填充相邻叠层之间的空间，如图11所示；例如，氧化物绝缘隔离材料19是二氧化硅。例如，在第九步骤，生长一层氧化物绝缘隔离材料，随后对该层氧化物绝缘隔离材料进行化学机械研磨处理。第十步骤：继续生长一层第一掺杂类型的半导体薄膜21和一层金属导电膜22，如图12所示；例如，金属导电膜的材料是铜、钨或其它高导电性的金属。第十一步骤：对半导体薄膜21和金属导电膜22进行刻蚀，从而仅留下所述叠层上的半导体薄膜21和金属导电膜22。第十二步骤：沉积氧化膜绝缘材料23，并将氧化膜绝缘材料的上表面磨平(可利用化学机械研磨处理进行表面磨平)，如图13所示。可替换地，在第九步骤之后可执行下述步骤：生长氧化膜绝缘材料层，然后对氧化膜绝缘材料层进行光刻刻蚀以形成与叠层位置对应的沟槽24(如图14所示)，并且在沟槽24内填进第一掺杂类型的半导体薄膜和金属导电膜，将金属导电膜表面磨平，最后形成如图13所示的结构。另外一种优选方式是把源极与衬底用绝缘材料隔开，然后单独将每条源极用导线引出。为实现上述目的，只需将第二步骤修改为：在衬底和源极沟槽上形成一层介电质绝缘层25(见图15)，然后再在源极沟槽内的绝缘层上填充导电材料。接下来继续按照上面第三步至十二步骤工艺流程完源极沟槽下具有绝缘层的垂直型fet阵列(图16)。可以理解的是，所述的垂直型半导体薄膜n+/p/n+也可以换为p+/n/p+，只是把栅极放在n型半导体薄膜的两侧或一侧，用一层氧化物将其与金属栅极绝缘。由此，本发明提供了一种通用随机存储器(ram)cmos垂直型常闭式(normally-off)场效应三极管(fet)的小型化新型结构，其中将传统平面型fet结构做成垂直型双栅fet(dgf)，把栅极以垂直方式从两侧将n+/p/n+中的p层极围在中间，把漏极做在最上方与记忆单元相连，源极放在最下方并通过si衬底接地从而最大限度的缩小fet的尺寸，达到布线最大4f2的密度.这样以来，既解决了存储器尺寸受限于栅极的尺寸，又可以进一步缩短p沟道的尺寸，进而增加fet的输出电流，为记忆单元特别是对mram提，供足够的写电流，因为fet中流经漏-源的电流与栅极侧面的p沟道的尺寸成反比的关系。由于栅极闸位置的变化，除了上述小尺寸，大电流输出的优点，本发明的垂直型fet链接还为随机存储器芯片的生产简化了工艺难度，增加了漏-源和栅工艺灵活性和独立性。在上述n+/p/n+中，与漏源极接着是重掺杂的n+型半导体材料，与栅极接着的就是p掺杂的半导体材料。当然cmos场效应三极管(fet)也可以做成p+/n/p+,型的，与漏源极接着就应换成p+型半导体材料，而与栅极接着的就是n掺杂的半导体材料。为了提高cmos场效应三极管(fet)的电子(空隙)输运性能，除了si、ge,以外，也可以用具有更高电子输运性能的iii-v(例如gaas,inp,gan,…)或ii-vi(例如,cds,zns,cdte,…)半导体基底材料。上述cmos场效应三极管(fet)结构是一种通用随机存储器控制器。如果用电容作为记忆单元，就是dram；将电容换为一个常规电阻，就是rram；换为一种相变材料，就是pram；通过使用磁性隧道结(mtj)替代dram中的记忆电容，就可以制作一种高速度、大容量、非忆失型的新型磁性随机存储器mram(又可以叫作mdram)，特别是使用垂直型磁电阻材料，就可以做成所谓的pstt-mram芯片。上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。当前第1页12