半导体器件的制作方法

本发明构思涉及一种半导体器件以及形成该半导体器件的方法。

背景技术

随着对于电子器件和系统的大容量、多功能和/或紧凑的增加的需求，已经引入了各种技术以高度地集成在其中使用的存储器件。为了存储器件的高度集成，已经开发了形成器件的越来越精细的图案。然而，为了形成精细图案，需要昂贵的设备。此外，尽管使用了昂贵的设备，但是经常无法如期望地实现更精细的图案。因此，作为克服这些问题的替代方案，已经积极地开发了用于半导体器件的高度集成的技术。

技术实现要素：

发明构思提供一种为了高度集成而优化的半导体器件。

发明构思还提供一种其中可靠性被改善的半导体器件。

根据一个方面，发明构思指向一种半导体器件，该半导体器件包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；有源图案，在穿过层叠栅结构的同时彼此间隔开；以及栅电介质图案，插置在单元栅图案与有源图案之间、在上选择栅图案与有源图案之间以及在虚设栅图案与有源图案之间。在这种情况下，上选择栅图案设置在单元栅图案当中的最上面的单元栅图案上并在交叉第一方向的第二方向上彼此间隔开。虚设栅图案设置在最上面的单元栅图案与上选择栅图案之间并在第二方向上彼此间隔开。

根据另一方面，发明构思指向一种半导体器件，该半导体器件包括：层叠栅结构，包括层叠在基板上并在第一方向延伸的上选择栅图案、虚设栅图案和单元栅图案；以及垂直结构，在穿过层叠栅结构的同时彼此间隔开。在这种情况下，上选择栅图案设置在单元栅图案当中的最上面的单元栅图案上并在交叉第一方向的第二方向上彼此间隔开，虚设栅图案设置在最上面的单元栅图案与上选择栅图案之间并在第二方向上彼此间隔开。

附图说明

附图被包括以提供对发明构思的进一步理解，并被并入本说明书中且构成本说明书的一部分。附图示出发明构思的示范性实施方式，并与说明书一起用来描述发明构思的原理。

图1是示出根据本发明构思的实施方式的半导体器件的平面图。

图2a至图2f是示出根据发明构思的一个实施方式的形成半导体器件的方法的截面图。

图3a至图3e是示出根据发明构思的另一实施方式的形成半导体器件的方法的截面图。

图4a和图4b是示出根据发明构思的另一实施方式的形成半导体器件的方法的截面图。

图5是根据发明构思的另一实施方式的半导体器件的截面图。

图6是根据发明构思的另一实施方式的半导体器件的截面图。

图7是根据发明构思的另一实施方式的半导体器件的截面图。

图8是根据发明构思的另一实施方式的半导体器件的截面图。

图9是示出根据发明构思的实施方式的半导体器件的平面图。

图10和图11是根据发明构思的另一实施方式的半导体器件的截面图。

图12是根据发明构思的另一实施方式的半导体器件的截面图。

图13是示出根据发明构思的实施方式的半导体器件的平面图。

图14是根据发明构思的另一实施方式的半导体器件的截面图。

图15是包括根据本发明构思的实施方式的半导体器件的电子系统的方框图。

图16是示出包括根据本发明构思的一个实施方式的半导体器件的存储卡的方框图。

具体实施方式

下面将参照附图描述根据发明构思的实施方式的半导体器件。然而，发明构思的示范实施方式可以以许多不同的形式实施而不应该解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并将使发明构思的范围充分传达给本领域技术人员，发明构思的实施方式将仅由权利要求书限定。

如这里所用的，术语“和/或”旨在包括一个或多个相关所列项目的任意和所有组合。将理解，当一元件或层被称为在另一元件或层“上”时，它可以直接在另一元件或层上，或者可以存在居间的元件或者层。将理解，尽管这里可以使用术语第一、第二、第三等来清楚地描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。将理解，尽管这里可以使用术语上、下等来清楚地描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。在附图中，层和区域的厚度和相对厚度被夸大以有效地描述技术细节。

将参照图1和图2f描述根据本发明构思的一个实施方式的半导体器件。图1是根据本发明构思的一个实施方式的半导体器件中的单元区的平面图。图2f是该半导体器件沿图1中示出的线i-i'截取的截面图。

参照图1和图2f，半导体基板(在下文，被称为“基板”)100被提供。基板100可以包括掺杂有第一导电掺杂剂的阱区。阱区可以提供在单元区的基板100中。

层叠的栅结构可以设置在基板100上。层叠的栅结构可以是在基板100上沿着第一方向(例如x轴方向)延伸的线形式。层叠的栅结构可以在基板100上沿着第二方向(例如y轴方向)布置。第二方向可以与第一方向交叉。

层叠的栅结构可以包括单元栅图案cg、上选择栅图案ssg和下选择栅图案gsg、栅极间绝缘图案114、底绝缘图案112和上绝缘图案119。图2f通过示例的方式示出三层的单元栅图案cg，单元栅图案cg的层数不限于图2f中示出的层数。例如，单元栅图案cg的层数可以是几十或几百层。

单元栅图案cg和栅极间绝缘图案114可以交替地层叠在基板100上。单元栅图案cg可以是在基板100上沿着第一方向延伸的线形式。单元栅图案cg可以包含导电材料。单元栅图案cg可以包含掺杂的半导体、金属或者导电的金属化合物。栅极间绝缘图案114可以分别设置在单元栅图案cg之间、在最上面的单元栅图案cg上以及在最下面的单元栅图案cg下面。

下选择栅图案gsg可以插置在基板100与最下面的单元栅图案cg之间。下选择栅图案gsg可以包括与单元栅图案cg的材料相同的材料。底绝缘图案112可以插置在下选择栅图案gsg与基板100之间。在本发明构思的一个实施方式中，底绝缘图案112可以形成得相对薄。例如，底绝缘图案112可以以足够薄的厚度插置在下选择栅图案gsg与基板100之间，使得在器件的操作期间在基板100与下选择栅图案gsg之间产生电势。

上选择栅图案ssg可以设置在最上面的单元栅图案cg上。上绝缘图案119可以设置在上选择栅图案ssg上。

形成一个层叠栅结构的绝缘图案112、114和119的宽度可以与基板100和绝缘图案112、114和119之间的距离成比例地变窄。例如，最靠近基板100的底绝缘图案112具有最宽的宽度，而最远离基板100的上绝缘图案119具有最窄的宽度。此外，绝缘图案112、114和119的侧壁可以与绝缘图案112、114和119的下表面成锐角。

类似于绝缘图案112、114和119，栅图案gsg、cg和ssg的宽度可以与基板100和栅图案gsg、cg和ssg之间的距离成比例地变窄。栅图案gsg、cg和ssg的侧壁可以与栅图案gsg、cg和ssg的下表面成锐角。由于绝缘图案112、114和119和栅图案gsg、cg和ssg的宽度，层叠栅结构的侧壁可以与基板100的上表面的法线成大于0°的角度。也就是，层叠栅结构可以具有倾斜的侧壁。为此，彼此相邻的层叠栅结构的侧壁之间的间隔可以随着侧壁更远离基板100而变宽。相邻的层叠栅结构之间的最大间隔d2可以随着层叠的栅图案和绝缘图案的层数的增加而增加。相邻的层叠栅结构之间的空间可以用栅极间结构绝缘图案124填充。栅极间结构绝缘图案124的宽度可以朝向基板100减小。

一个层叠栅结构可以包括多个上选择栅图案ssg。例如，一个层叠栅结构可以包括彼此分离的一对上选择栅图案ssg。成对的上选择栅图案ssg可以设置在最上面的单元栅图案cg上以在其间彼此间隔开预定间隔d1。上隔离绝缘图案118可以插置在成对的上选择栅图案ssg之间。成对的上选择栅图案ssg之间的间隔d1可以比相邻的层叠栅结构之间的最大间隔d2短。成对的上选择栅图案ssg的相对的侧壁可以对应于基板100的上表面的法线。可选地，成对的上选择栅图案sgs的相对的侧壁与基板100的上表面的法线之间的角度大于0°，但是可以小于基板100的上表面的法线与层叠栅结构的侧壁之间的角度。

有源图案121可以穿过一个层叠栅结构。有源图案121可以在层叠栅结构中形成具有第一方向和第二方向的行和列的矩阵。在层叠栅结构中，根据本发明构思的一个实施方式，两个有源图案121可以设置在第二方向上。

有源图案121可以设置在穿过层叠栅结构的孔120中。孔120可以具有向基板100的上表面倾斜的侧壁。孔120的上部宽度可以大于孔120的下部宽度。有源图案121填充孔120并沿着栅图案gsg、cg和ssg的侧壁以及绝缘图案112、114和119的侧壁向上延伸。有源图案121的下表面可以接触基板100的阱区。对于附图中示出的半导体器件可选地，有源图案121覆盖孔120的侧壁，但是可以不完全地填充孔120。例如，有源图案121可以是空心柱。有源图案121的内部空间可以用绝缘材料填充。

有源图案121可以包括包含iva族元素的半导体材料中的至少一种。例如，有源图案121包括单晶半导体或者多晶半导体。有源图案121可以包含未掺杂的半导体材料。可选地，有源图案121可以包含掺杂有第一导电掺杂剂的半导体材料。

掺杂剂区域122可以设置在有源图案121的最上部分中。掺杂剂区域122可以是单元串的漏极区。掺杂剂区域122可以掺杂有不同于第一导电掺杂剂的第二导电掺杂剂。

另一层叠栅结构可以邻近于以上描述的层叠栅结构设置在基板100上。该另一个层叠栅结构可以在第二方向上邻近所述层叠栅结构。公共源极区102可以设置在相邻的两个层叠栅结构之间。公共源极区102的边缘可以延伸到层叠栅结构下面的基板100中。根据本发明构思的一个实施方式，公共源极区102可以设置在层叠栅结构的两端。公共源极区102可以掺杂有第二导电掺杂剂。

栅电介质图案125可以设置在栅图案gsg、cg和ssg与有源图案121之间。栅电介质图案125可以延伸到栅图案gsg、cg和ssg的上表面和下表面上。

栅电介质图案125可以进一步延伸到成对的上选择栅图案ssg的相对的侧壁上。栅电介质图案125可以与上隔离绝缘图案118接触。此外，栅电介质图案125可以延伸到形成层叠栅结构的侧壁的绝缘图案112、114和119的侧壁上。

参照图3e，相反地，栅电介质图案125可以不延伸到成对的上选择栅图案ssga的相对的侧壁上。在这种情况下，成对的上选择栅图案ssga的相对的侧壁可以与上隔离绝缘图案118a和栅极间结构绝缘图案124接触。上隔离绝缘图案118a的宽度可以朝向基板100减小。基板100的上表面的法线与上选择栅图案ssga的接触上隔离绝缘图案118a的侧壁之间的角度可以大于0°，同时小于基板100的上表面的法线与层叠栅结构的侧壁之间的角度。

位线134可以提供在有源图案121上。位线134可以通过位线接触133电连接到掺杂剂区域122。位线接触133可以穿过层叠栅结构上的层间绝缘图案131。位线134可以在第二方向上延伸。一条位线134可以电连接到沿着第二方向布置的多个有源图案121。

根据本发明构思的此实施方式，可以提供在可靠性上被进一步改善并为了高度集成而优化的半导体器件。具体地，当单元区内的全部有源图案共用一个层叠栅结构时，相邻的单元之间的干扰大幅增加从而引起读操作和/或写操作中的错误。然而，根据本发明构思的此实施方式，由于单元区内的全部有源图案不设置在一个层叠栅结构中，所以由相邻的单元之间的干扰引起的操作错误可以被显著地减少。此外，如上所述，在一个层叠栅结构中的成对的上选择栅图案之间的间隔d1可以比层叠栅结构之间的间隔d2短。根据本发明构思的此实施方式，在第二方向上彼此相邻的单元设置在一个层叠栅结构中。此外，在第二方向上彼此相邻的单元被连接到彼此分离的成对的上选择栅图案ssg，以形成多个单元串。也就是，在第二方向上彼此相邻的单元可以通过分离的上选择栅图案ssg被分离为特定单元。因此，可以提供适合于高度集成的半导体器件。

现在将参照图1和图4b描述根据本发明构思的另一实施方式的半导体器件。图4b是该半导体器件沿图1中示出的线i-i'截取的截面图。在图4b中示出的半导体器件中，除了与图2f中示出的半导体器件的部件不同的部件之外，详细描述将被省略。

参照图4b，一个层叠栅结构可以包括在第二方向上互相间隔开的多个下选择栅图案gsga。例如，一个层叠栅结构可以包括在第一方向上延伸的一对下选择栅图案gsga。下隔离绝缘图案114a可以插置在成对的下选择栅图案gsga之间。栅电介质图案125可以设置在下选择栅图案gsga的上表面、下表面和外侧壁上。此外，围绕成对的下选择栅图案gsga的栅电介质图案125可以延伸到下选择栅图案gsga的邻近于有源图案121的内侧壁上。

在一个层叠栅结构中，在第二方向上彼此相邻的成对的下选择栅图案gsga可以分别被包括在不同的单元串中。结果，半导体器件可以减少由包括在相邻单元串中的单元之间的干扰引起的读操作的错误。

现在将参照图1和图2a至图2f描述形成根据本发明构思的一个实施方式的半导体器件的方法的示例。图2a至图2f是该半导体器件沿图1中示出的线i-i'截取的截面图。关于参照图1和图2f描述的部件，将不重复那些部件的详细描述。

参照图2a，绝缘层112和114以及牺牲层113、115和117交替地形成在基板100上。绝缘层112和114以及牺牲层113、115和117可以分别包括具有不同的蚀刻选择性的材料。例如，绝缘层112和114包括半导体元素的氧化物，牺牲层113、115和117包含半导体元素的氮化物。最上面的牺牲层117和最下面的牺牲层113可以比插置在其间的牺牲层115厚。插置在最上面的牺牲层117和最下面的牺牲层113之间的牺牲层115的厚度可以是均一的。

最上面的牺牲层117可以通过各向异性蚀刻被分离为多个层。被分离的最上面的牺牲层117之间的空间可以是在第一方向上延伸的狭缝形式。被分离的最上面的牺牲层117之间的间隔可以是“d1-2a”。这里，符号“d1”表示将在后面描述的上选择栅图案之间的间隔，符号“a”表示将在后面描述的栅电介质图案的厚度。上隔离绝缘图案118可以形成在被分离的最上面的牺牲层117之间。

参照图2b，上绝缘层119可以形成在分离的牺牲层117和上隔离绝缘图案118上。上绝缘层119可以与上隔离绝缘图案118一起形成或者可以通过与形成上隔离绝缘图案118的工艺分开的工艺形成。上隔离绝缘图案118和上绝缘层119可以包括与绝缘层112和114的材料相同的材料。

可选地，上隔离绝缘图案118、上绝缘层119以及绝缘层112和114可以分别包括不同的材料。

孔120可以形成在基板100上以穿过绝缘层112、114和119以及牺牲层113、115和117。孔120可以形成沿着第一方向布置的一对柱。孔120可以暴露基板100的上表面。孔120可以具有由绝缘层112、114和119的侧壁以及牺牲层113、115和117的侧壁限定的侧壁。

有源图案121可以形成在孔120中。有源图案121的下表面可以与基板100的阱区接触。有源图案121可以填充孔120。有源图案121可以是穿过绝缘层112、114和119以及牺牲层113、115和117的柱形式。可选地，有源图案121可以共形地形成在孔120的侧壁和基板100的上表面上。有源图案121可以是未充填的柱的形式。有源图案121的上表面可以被平坦化，从而暴露上绝缘层119的上表面。

掺杂剂区域122可以形成在有源图案121的最上部分中。掺杂剂区域122可以通过离子注入形成。相反地，掺杂剂区域122也可以通过原位工艺形成。

初始层叠栅结构通过经由各向异性蚀刻图案化绝缘层112、114和119以及牺牲层113、115和117而形成。凹槽123形成在初始层叠栅结构之间以暴露基板100的上表面。凹槽123可以沿着第一方向延伸。图案化的绝缘层112、114和119的侧壁以及图案化的牺牲层113、115和117的侧壁可以通过凹槽123暴露。图案化的绝缘层112、114和119的侧壁以及图案化的牺牲层113、115和117的侧壁可以是初始层叠栅结构的侧壁。图案化的绝缘层112、114和119可以被称为绝缘图案。具体地，图案化的绝缘层112可以被称为底绝缘图案，图案化的绝缘层114可以被称为栅极间绝缘图案，图案化的绝缘层119可以被称为上绝缘图案。图案化的牺牲层113、115和117可以被称为牺牲图案。

初始层叠栅结构的侧壁可以不恰好垂直于基板100的上表面。例如，凹槽123的上部宽度可以大于凹槽123的下部宽度。随着绝缘层112、114和119以及牺牲层113、115和117的总高度变高，凹槽的上部宽度和下部宽度之间的差异可以变大。

凹槽123的最大宽度“d2-2a”可以大于分离的最上面的牺牲层117之间的间隔“d1-2a”。这是因为最上面的牺牲层117的自基板100起的厚度比绝缘层112、114和119以及牺牲层113、115和117的总高度薄。具体地，随着要被蚀刻的层的厚度变厚，被蚀刻的层的侧壁可以从基板100的上表面的法线更加倾斜。此外，当由不同种类的材料形成的层被蚀刻时，从基板的上表面的法线倾斜的程度可以增加。

通过凹槽123暴露的基板100可以被掺杂有掺杂剂，然后公共源极区102可以形成在基板100中。公共源极区102可以利用图案化的绝缘层112、114和119以及图案化的牺牲层113、115和117作为掩模通过离子注入形成。公共源极区102可以形成在初始层叠栅结构之间的基板100中。公共源极区102的一部分可以通过使公共源极区102的掺杂剂扩散而与初始层叠栅结构交叠。

参照图2c，通过凹槽123暴露的牺牲层113、115和117被去除。牺牲层113、115和117可以利用蚀刻剂通过各向同性蚀刻工艺去除。为此，空的空间可以形成在绝缘层112、114和119之间。

栅电介质图案125可以形成在凹槽123和空的空间中。栅电介质图案125可以以厚度“a”共形地覆盖凹槽123的内侧壁以及空的空间的内侧壁。栅电介质图案125还可以形成在有源图案121的上表面和上绝缘层119的上表面上。栅电介质图案125可以包括氧化物层、氮化物层和氮氧化物层中的至少一个。例如，栅电介质图案125可以是由氧化物层-氮化物层-氮氧化物层构成的多层结构。

参照图2d，栅极层gl可以形成为填充凹槽123和空的空间。栅极层gl可以包含掺杂的半导体材料和导电材料中的至少一种，该导电材料包括金属和金属化合物。

为了使栅极层gl充分地填充凹槽123和空的空间，凹槽123可以具有足以填充栅极层gl的宽度。因此，在形成通过凹槽分离的单元串的情况下，由于凹槽的面积，实现高度集成的器件存在限制。然而，根据本发明构思的实施方式，分离的单元串可以通过分离上选择栅图案而形成。因此，凹槽的数目可以减少。结果，可以实现有利于高度集成的半导体器件。

参照图2e，有源图案121的上表面和上绝缘层119的上表面可以通过去除形成在有源图案121和上绝缘层119上的栅电介质图案125和栅极层gl而被暴露。栅电介质图案125和栅极层gl可以通过化学机械抛光(cmp)去除。

栅图案gsg、cg和ssg可以通过蚀刻形成在凹槽123中的栅极层gl而形成。在栅图案gsg、cg和ssg当中，最靠近基板100的栅图案gsg可以是下选择栅图案，最远离基板100的栅图案ssg可以是上选择栅图案。下选择栅图案gsg和上选择栅图案ssg之间的图案cg可以是单元栅图案cg。栅图案gsg、cg和ssg可以是保留在空的空间中的栅极层gl。可以形成覆盖上绝缘层129和有源图案的掩模，然后形成在凹槽123中的栅极层gl可以通过利用该掩模作为蚀刻掩模的各向异性蚀刻被去除。在各向异性蚀刻之后，可以对栅极层gl进一步进行各向同性蚀刻。各向同性蚀刻可以是用于去除保留在形成于空的空间之间的绝缘层的侧壁上的栅极层gl的工艺。通过各向同性蚀刻，形成在空的空间中的栅图案gsg、cg和ssg可以被完全地分离。

栅极间结构绝缘图案124可以形成在栅极层gl从其去除的凹槽123中。

参照图2f，层间绝缘层131可以形成在有源图案121上。接触孔可以形成在层间绝缘层131中以暴露掺杂剂区域122。电连接到掺杂剂区域122的位线接触133可以形成在该接触孔中。位线接触133可以填充该接触孔。导电层可以形成在层间绝缘层131和位线接触133上。随后，位线134通过图案化该导电层而形成。位线134可以是在第二方向上延伸的线形式。位线134可以通过位线接触133电连接到掺杂剂区域122。

现在将参照图1和图3a至图3e描述形成根据本发明构思的一个实施方式的半导体器件的方法的另一示例。图3a至图3e是该半导体器件沿图1中示出的线i-i'截取的截面图。在图3a至图3e中，相同的附图标记可以表示与图2a至图2f中的部件相同的部件。在下文，将基于与图2a至图2f的部件和工艺不同的部件和工艺来描述形成半导体器件的方法。

参照图3a，绝缘层112、114和119以及牺牲层113、115和117可以交替地形成在基板100上。不同于参照图2a描述的形成半导体器件的方法，本发明构思的此实施方式可以不包括进行用于分离最上面的牺牲层117的工艺。

参照图3b，有源图案121形成为穿过绝缘层112、114和119以及牺牲层113、115和117。掺杂剂区域122可以形成在有源图案121的最上部分中。然后，初始层叠栅结构可以通过图案化绝缘层112、114和119以及牺牲层113、115和117而形成。凹槽123存在于初始层叠栅结构之间。凹槽123可以是在初始层叠栅结构之间在第一方向上延伸的空的空间。公共源极区102可以形成在初始层叠栅结构之间的基板100中。

参照图3c，牺牲层113、115和117可以被去除。栅电介质图案125以及栅图案gsg、cg和ssga可以形成在通过去除牺牲层113、115和117而提供的空的空间中。形成在最上面的牺牲层117处的栅图案(即上选择栅图案ssga)可以以单层存在于单个初始层叠栅结构中，不同于图2c。

参照图3d，上选择栅图案ssga可以被分离。上选择栅图案ssga可以通过各向异性蚀刻被分离。成对的上选择栅图案ssga之间的间隙128可以为在第一方向上延伸的狭缝形式。上选择栅图案ssga的侧壁可以从基板100倾斜得小于初始层叠栅结构的侧壁。这是因为上选择栅图案ssga的厚度比初始层叠栅结构的厚度薄。结果，用于分离上选择栅图案ssga所需的空间可以小于用于形成初始层叠栅结构所需的空间。因此，可以实现为了高度集成而被优化的半导体器件。

参照图3e，成对的上选择栅图案ssga可以以沿着第一方向延伸的线的形式被分离。上隔离绝缘图案118a形成为填充成对的上选择栅图案ssga之间的间隙128。上隔离绝缘图案118a可以与成对的上选择栅图案ssga的相对的侧壁接触。

位线134和位线接触133可以形成在有源图案121上。有源图案121可以通过位线接触133连接到位线134。

现在将参照图4a和图4b描述根据本发明构思的另一实施方式的形成半导体器件的方法。

参照图4a，最下面的牺牲层113a被形成为彼此分离，不同于图2a。牺牲层113a可以在第二方向上分离。如图4a所示，绝缘层112以及牺牲层113a形成在基板上，然后牺牲层113a可以被各向异性地蚀刻。下隔离绝缘图案114a可以形成在分离的牺牲层113a之间。随后，绝缘层114以及牺牲层115和117可以交替地层叠在分离的牺牲层113a上。然后，图4b中示出的半导体器件可以以类似于参照图2a至图2f描述的方式形成。

参照图5，将描述根据发明构思的另一实施方式的半导体器件。图5中示出的半导体器件将主要着重于与以上参照图2f描述的半导体器件的部件不同的部件来描述。

参照图5，一个层叠栅结构可以包括彼此间隔开的虚设栅图案dg。虚设栅图案dg可以设置在最上面的单元栅图案cg与上选择栅图案ssg之间。

例如，一个层叠栅结构可以包括在第一方向上延伸的一对虚设栅图案dg。虚设栅图案dg可以在第二方向上彼此间隔开。

上隔离绝缘图案118b可以插置在上选择栅图案ssg之间以及在虚设栅图案dg之间。上选择栅图案ssg之间的间隔可以与虚设栅图案dg之间的间隔相同。例如，上隔离绝缘图案118b的宽度可以是恒定的。可选地，上选择栅图案ssg之间的间隔可以大于虚设栅图案dg之间的间隔。上隔离绝缘图案118b的宽度可以朝向基板逐渐减小。上选择栅图案ssg之间的间隔d1可以小于相邻的层叠栅结构之间的最大间隔d2。

上选择栅图案ssg可以连接到上选择线，下选择栅图案gsg可以连接到下选择线，单元栅图案cg可以连接到字线，而虚设栅图案dg可以不连接到字线。如这里使用的，术语“虚设”指的是这样的部件，其具有跟与其对应的不同部件相同或者相似的结构和形状，但是在半导体器件中不具有实际的功能并仅作为图案存在。因此，电信号不被施加到“虚设”部件，或者“虚设”部件不执行电学功能。

参照图6，将描述根据另一实施方式的半导体器件。图6中示出的半导体器件将主要着重于与以上参照图2f和图5描述的半导体器件的部件不同的部件来描述。

参照图6，上隔离绝缘图案118c可以插置在上选择栅图案ssg之间以及在虚设栅图案dg之间。上选择栅图案ssg之间的间隔d1a可以大于虚设栅图案dg之间的间隔d1b。例如，上隔离绝缘图案118c的上部区域可以大于其下部区域。上选择栅图案ssg之间的间隔d1a可以小于相邻的层叠栅结构之间的最大间隔d2。

图7是根据发明构思的另一实施方式的半导体器件的截面图。

参照图7，将描述根据另一实施方式的半导体器件。图7中示出的半导体器件将主要着重于与以上参照图3e描述的半导体器件的部件不同的部件来描述。

一个层叠栅结构可以包括彼此间隔开的虚设栅图案dg。虚设栅图案dg可以设置在最上面的单元栅图案cg与上选择栅图案ssg之间。虚设栅图案dg可以不连接到字线。

上隔离绝缘图案118d可以插置在上选择栅图案ssg之间以及在虚设栅图案dg之间。上隔离绝缘图案118d的宽度可以朝向基板100逐渐减小。上选择栅图案ssg之间的间隔可以大于虚设栅图案dg之间的间隔。基板100的上表面的法线与上选择栅图案ssg的接触上隔离绝缘图案118d的侧壁之间的角度可以大于0°。基板100的上表面的法线与虚设栅图案dg的接触上隔离绝缘图案118d的侧壁之间的角度可以大于0°。

参照图8，将描述根据发明构思的另一实施方式的半导体器件。图8中示出的半导体器件将主要着重于与以上关于图4b描述的半导体器件的部件不同的部件来描述。

参照图8，一个层叠栅结构可以包括彼此间隔开的虚设栅图案dg。虚设栅图案dg可以设置在最上面的单元栅图案cg与上选择栅图案ssg之间。

例如，层叠栅结构之一可以包括在第一方向上延伸的一对虚设栅图案dg。虚设栅图案dg可以在第二方向上彼此间隔开。虚设栅图案dg可以不连接到字线。

上隔离绝缘图案118b可以插置在上选择栅图案ssg之间以及在虚设栅图案dg之间。上选择栅图案ssg之间的间隔可以等于虚设栅图案dg之间的间隔。例如，上隔离绝缘图案118b的宽度可以是恒定的。上选择栅图案ssg之间的间隔可以小于相邻的层叠栅结构之间的最大间隔。

参照图9至图11，将描述根据发明构思的另一实施方式的半导体器件。图9是示出根据发明构思的实施方式的半导体器件的单元区的平面图。图10是该半导体器件沿图9的线i-i'截取的截面图，图11是该半导体器件沿图9的线ii-ii'截取的截面图。

参照图9至图11，半导体器件可以包括基板200，基板200包含其中形成存储单元的单元阵列区ca以及连接存储单元到布线的连接区ce。单元阵列区ca和连接区ce可以形成单元区。图9示出单元阵列区ca的一部分。尽管图9示出连接区ce被示出为设置在单元阵列区ca的一侧，但是连接区ce也可以提供在单元阵列区ca的两侧。

层叠栅结构可以设置在基板200的单元阵列区ca和连接区ce上。每个层叠栅结构可以包括上选择栅图案ssg、虚设栅图案dg、单元栅图案cg、下选择栅图案gsg、上绝缘图案219、栅极间绝缘图案214和底绝缘图案212。层间绝缘层250可以设置在层叠栅结构上。

单元栅图案cg和栅极间绝缘图案214可以交替地层叠在基板200上。栅极间绝缘图案214可以设置在单元栅图案cg之间、在最上面的单元栅图案cg与虚设栅图案dg之间、在虚设栅图案dg与上选择栅图案ssg之间、以及在最下面的单元栅图案cg和下选择栅图案gsg之间。下选择栅图案gsg可以插置在基板200与最下面的单元栅图案cg之间。底绝缘图案212可以插置在下选择栅图案gsg与基板200之间。上选择栅图案ssg可以设置在虚设栅图案dg上，上绝缘图案219可以设置在上选择栅图案ssg上。

例如，层叠栅结构可以在第一方向(例如x轴方向)上延伸，并可以包括形成在连接区ce中的台阶结构。台阶结构可以通过在第一方向上以不同的长度延伸上选择栅图案ssg、虚设栅图案dg、单元栅图案cg和下选择栅图案gsg而形成。台阶结构的台阶层可以是其中设置接触插塞cp的焊垫区。

层叠栅结构可以在第二方向(例如y轴方向)上通过公共源极线280彼此间隔开。绝缘层282可以设置在层叠栅结构与公共源极线280之间。第二方向可以是与第一方向交叉的方向。

公共源极线280可以在单元阵列区ca和连接区ce中在第一方向上延伸。公共源极线280可以设置在基板200的公共源极区202上并可以电连接到公共源极区202。公共源极线280可以由导电材料形成。例如，公共源极线280可以包括钨(w)。绝缘层282可以由绝缘材料形成。例如，绝缘层282可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或其组合。

一个层叠栅结构可以包括彼此分离的一对上栅图案ssg和彼此分离的一对虚设栅图案dg。成对的上选择栅图案ssg可以在第二方向上彼此间隔开。成对的虚设栅图案dg可以在第二方向上彼此间隔开。上隔离绝缘图案218可以插置在上选择栅图案ssg之间以及在虚设栅图案dg之间。上选择栅图案ssg之间的间隔可以等于虚设栅图案dg之间的间隔。例如，上隔离绝缘图案218的宽度可以是恒定的。上选择栅图案ssg之间的间隔d3可以小于相邻的层叠栅结构之间的间隔d4。在一个实施方式中，上隔离绝缘图案218的宽度可以朝向基板200减小。

在示例中，以类似于图8的方式，一个层叠栅结构可以包括彼此间隔开的下选择栅图案gsg，下隔离绝缘图案可以插置在下选择栅图案gsg之间。

在单元阵列区ca中，在第三方向(例如z轴方向)上穿过层叠栅结构的多个垂直沟道结构ch可以在第一方向上布置为多行。多个垂直沟道结构ch可以以z字形的方式布置。在第三方向上穿过层叠栅结构和上隔离绝缘图案218的虚设沟道结构dch可以设置在单元阵列区ca中。此外，虚设沟道结构dch可以布置为邻近连接区ce中的台阶结构的台阶层的末端。虚设沟道结构dch可以在连接区ce中布置为在第一方向上的多行。虚设沟道结构dch可以不连接到位线。

垂直沟道结构ch和虚设沟道结构dch可以具有相同的结构。每个垂直沟道结构ch和每个虚设沟道结构dch可以包括有源图案221、漏极区222、栅电介质图案225和填充绝缘图案227。有源图案221可以具有空心管形状并可以由半导体材料形成。有源图案221的内部空间可以由填充绝缘图案227填充。栅电介质图案225可以沿着有源图案221的外表面延伸。栅电介质图案225可以包括从氧化物层、氮化物层和氮氧化物层中选择的至少一个。例如，栅电介质图案225可以包括由氧化物膜-氮化物膜-氧化物膜构成的多层膜。漏极区222可以由掺杂的半导体材料形成。

半导体图案230可以一一对应地布置在垂直沟道结构ch下面。此外，半导体图案230可以一一对应地设置在虚设沟道结构dch下面。半导体图案230可以由从基板200外延生长的单晶半导体材料形成。半导体图案230可以设置在有源图案221与基板200之间以将有源图案221和基板200彼此电连接。半导体图案230可以由与有源图案221相同的材料形成。下选择栅电介质图案235可以设置在半导体图案230与下选择栅图案gsg之间。下选择栅电介质图案235可以通过氧化半导体图案230的部分而形成。

参照图12，将描述根据另一示例的半导体器件。图12中示出的半导体器件将主要着重于与以上参照图11描述的半导体器件的部件不同的部件来描述。

参照图12，上隔离绝缘图案218a可以插置在上选择栅图案ssg之间以及在虚设栅图案dg之间。上选择栅图案ssg之间的间隔d3a可以大于虚设栅图案dg之间的间隔d3b。例如，上隔离绝缘图案218a可以具有上部区域，该上部区域具有比上隔离绝缘图案218a的下部区域的宽度大的宽度。在示例中，上隔离绝缘图案218a的上部区域的宽度以及其下部区域的宽度可以朝向基板200减小。此外，上选择栅图案ssg之间的间隔d3a可以小于相邻的层叠栅结构之间的间隔d4。

将描述根据另一示例的半导体器件。图13是根据另一示例的半导体器件的单元区的平面图。图14是该半导体器件沿图13中示出的线ii-ii'截取的截面图。

图13和图14中示出的半导体器件将主要着重于与以上参照图11和图12描述的半导体器件的部件不同的部件来描述。

以与图12不同的方式，一个层叠栅结构可以包括一对第一上选择栅图案ssg1、设置在第一上选择栅图案ssg1上的一对第二上选择栅图案ssg2、一对第一虚设栅图案dg1、以及设置在第一虚设栅图案dg1上的一对第二虚设栅图案dg2。第一上选择栅图案ssg1可以在第二方向上彼此间隔开。第二上选择栅图案ssg2可以在第二方向上彼此间隔开。第一虚设栅图案dg1可以在第二方向上彼此间隔开。第二虚设栅图案dg2可以在第二方向上彼此间隔开。

上隔离绝缘图案218'可以插置在第一上选择栅图案ssg1之间、在第二上选择栅图案ssg2之间、在第一虚设栅图案dg1之间以及在第二虚设栅图案dg2之间。第一上选择栅图案ssg1之间的间隔d3a可以大于第一虚设栅图案dg1之间的间隔d3b。例如，上隔离绝缘图案218'可以具有上部区域，该上部区域具有比上隔离绝缘图案218'的下部区域的宽度大的宽度。在示例中，上隔离绝缘图案218'的上部区域的宽度以及其下部区域的宽度可以朝向基板200减小。第二上选择栅图案ssg2之间的间隔d3a可以小于相邻的层叠栅结构之间的间隔d4。

在示例中，以类似于图11的方式，第一上选择栅图案ssg1之间和第二上选择栅图案ssg2之间的间隔d3a可以等于第一虚设栅图案dg1之间和第二虚设栅图案dg2之间的间隔d3b。

在示例中，以类似于图8的方式，一个层叠栅结构可以包括彼此间隔开的下选择栅图案gsg，下隔离绝缘图案可以插置在下选择栅图案gsg之间。

根据上述实施方式的半导体器件可以实现在多种类型的半导体封装中。例如，根据发明构思的实施方式的半导体存储器件可以以如下的方式封装：层叠封装(pop)、球栅阵列(bga)、芯片级封装(csp)、带引线的塑料芯片载体(plcc)、塑料双列直插式封装(pdip)、华夫管芯封装、晶圆式管芯、板上芯片(cob)、陶瓷双列直插封装(cerdip)、塑料四方扁平封装(mqfp)、薄四方扁平封装(tqfp)、小外形集成电路封装(soic)、窄间距小外形封装(ssop)、薄小外形封装(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或者晶圆级处理堆叠封装(wsp)。安装有根据发明构思的实施方式的半导体存储器件的封装还可以包括用于控制该半导体存储器件的控制器和/或逻辑器件。

图15是示出包括根据发明构思的实施方式的半导体器件的电子系统的方框图。

参照图15，根据发明构思的实施方式的电子系统1100可以包括控制器1110、输入/输出装置(i/o)1120、存储器件1130、接口1140和总线1150。控制器1110、输入/输出装置(i/o)1120、存储器件1130和/或接口1140可以通过总线1150连接到彼此。总线1150对应于数据的传输路径。

控制器1110包括微处理器、数字信号处理器、微控制器以及执行与其类似的功能的逻辑器件中的至少一个。输入/输出装置(i/o)1120可以包括键区、键盘或者显示装置。存储器件1130可以存储数据和/或命令等。存储器件1130可以包括发明构思的上述实施方式中公开的半导体存储器件中的至少一个。存储器件1130还可以包括另外的类型的半导体存储器件(例如快闪存储器件、dram器件和/或sram器件)。接口1140执行发送数据到通信网络或者从通信网络接收数据的功能。接口1140可以以无线或有线的形式实现。例如，接口1140可以包括天线或者无线/有线收发器。电子系统1100还可以包括高速dram和/或高速sram作为运行存储器用于改善控制器1110的操作。

电子系统1100可应用于个人数字助理(pda)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收信息的任何电子装置。

图16是示出包括根据发明构思的一个实施方式的半导体器件的存储卡的方框图。

参照图16，根据发明构思的一个实施方式的存储卡1200包括存储器件1210。存储器件1210可以包括本发明构思的上述实施方式中公开的半导体存储器件中的至少一个。存储器件1210还可以包括另外的类型的半导体存储器件(例如快闪存储器件、dram器件和/或sram器件)。存储卡1200可以包括控制主机与存储器件1210之间的数据交换的存储器控制器1220。

存储器控制器1220可以包括总体地控制存储卡的处理单元1222。存储器控制器1220可以包括用作处理单元1222的运行存储器的sram1221。存储器控制器1220还可以包括主机接口1223和存储器接口1225。主机接口1223可以具有用于在存储卡1200与主机之间交换数据的协议。存储器接口1225可以将存储器控制器1220连接到存储器件1210。存储器控制器1220还可以包括错误校正编码(ecc)块1224。错误校正编码块1224可以检测和校正从存储器件1210读取的数据的错误。尽管没有示出，但是存储卡1200还可以包括存储用于与主机交互的代码数据的rom器件。存储卡1200可以用作便携式数据存储卡。可选地，存储卡1200可以实现为固态盘(ssd)，替代计算机系统的硬盘驱动器。

根据发明构思的实施方式，在一个层叠栅结构中，在第一方向和第二方向上彼此相邻的有源图案可以共用单元栅图案。因此，可以获得为了高度集成而优化的半导体器件。

上述主题将被认为是说明性的而不是限制性的，权利要求书旨在涵盖落入发明构思的实际精神和范围内的所有变型、增强及其它实施方式，发明构思的实际精神和范围由权利要求书及其等同物的最宽可允许解释来确定，而不应被以上的详细说明约束或者限制。