本发明是有关于一种静电放电保护元件，且特别是有关于一种硅控整流器。
背景技术
静电放电保护元件广泛地应用于电子元件中，用以防止电子元件接收到异常的高电压而造成损坏。硅控整流器(siliconcontrolledrectifier；scr)为一种常见的静电放电保护装置，且具有面积小以及耐压高等优点。
然而，一般的硅控整流器具有触发电压(triggervoltage)大以及保持电压(holdingvoltage)小的缺点。因此，异常的高电压虽然未超过硅控整流器的触发电压，其仍可能造成电子元件的损坏。此外，若硅控整流器的保持电压小于电子元件的操作电压，则可能在导通硅控整流器时引发闩锁效应。具体来说，硅控整流器被触发之后无法返回正常的操作状态，而产生瞬间的大电流。因此，造成电子元件的损坏。
技术实现要素：
本发明提供一种静电放电保护元件与静电放电方法，可避免产生闩锁效应。
本发明的静电放电保护元件包括第一阱区、第二阱区第四掺杂区、第五掺杂区以及第六掺杂区。第一阱区位于基底中，且具有第一掺杂区、第二掺杂区以及第三掺杂区，以构成第一晶体管。第二阱区位于第一阱区的一侧的所述基底中。第四掺杂区、第五掺杂区与第六掺杂区位于第二阱区中。第四掺杂区与第三掺杂区接触，且第四掺杂区的导电型态与第三掺杂区的导电型态相同。第五掺杂区、第二阱区以及基底构成第二晶体管。第二晶体管的导电型态与第一晶体管的导电型态互补。第五掺杂区位于第四掺杂区与第六掺杂区之间。
在本发明的一实施例中，上述的基底、第一阱区、第一掺杂区、第五掺杂区可具有第一导电型。第二阱区、第二掺杂区、第三掺杂区、第四掺杂区以及第六掺杂区可具有第二导电型。
在本发明的一实施例中，上述的第二掺杂区可位于第一掺杂区与第三掺杂区之间。
在本发明的一实施例中，上述的第三掺杂区自相对第四掺杂区的一侧至接触第四掺杂区的另一侧的宽度对于第四掺杂区自接触第三掺杂区的一侧至相对第三掺杂区的另一侧的宽度的比值可在1至4的范围中。
在本发明的一实施例中，上述的静电放电保护元件更可包括第一堆叠结构。第一堆叠结构位于第二掺杂区与第三掺杂区之间的第一阱区上。第一堆叠结构包括依续堆叠于所述基底上的第一绝缘层与第一导体层。
在本发明的一实施例中，上述的静电放电保护元件更可包括第一隔离结构与第二隔离结构。第一隔离结构位于第一掺杂区与第二掺杂区之间。第一掺杂区位于第一隔离结构与第二隔离结构之间。
在本发明的一实施例中，上述的第一掺杂区、第二掺杂区以及第一导体层可电性连接于阴极。第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区可电性连接于阳极。
在本发明的一实施例中，上述的第一阱区的上视图案可环绕第二阱区的上视图案。
在本发明的一实施例中，上述的静电放电保护元件更可包括第七掺杂区、第八掺杂区以及第九掺杂区。第一掺杂区、第二掺杂区以及第三掺杂区位于第二阱区的第一侧，且第七掺杂区、第八掺杂区以及第九掺杂区位于第二阱区的第二侧。第一侧与第二侧彼此相对。第七掺杂区、第八掺杂区以及第九掺杂区构成另一晶体管，其导电型态与第一晶体管的导电型态相同。
在本发明的一实施例中，上述的第九掺杂区可具有第一导电型，且第七掺杂区与第八掺杂区可具有第二导电型。
在本发明的一实施例中，上述的第六掺杂区自相对第七掺杂区的一侧至接触第七掺杂区的另一侧的宽度对于第七掺杂区自接触第六掺杂区的一侧至相对第六掺杂区的另一侧的宽度的比值可在0.25至1的范围中。
在本发明的一实施例中，上述的静电放电保护元件更可包括第三隔离结构与第四隔离结构。第三隔离结构位于第八掺杂区与第九掺杂区之间。第九掺杂区位于第三隔离结构与第四隔离结构之间。
在本发明的一实施例中，上述的静电放电保护元件更可包括第二堆叠结构。第二堆叠结构位于第七掺杂区与第八掺杂区之间的第一阱区上，且第二堆叠结构包括依续堆叠于基底上的第二绝缘层与第二导体层。
在本发明的一实施例中，上述的第三掺杂区、第四掺杂区、第五掺杂区、第六掺杂区以及第七掺杂区可电性连接于阳极。第一掺杂区、第二掺杂区、第一导体层、第八掺杂区、第二导体层以及第九掺杂区可电性连接于阴极。
本发明的静电放电方法包括下列步骤。提供如上所述的静电放电保护元件。将第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区电性耦接。将第一掺杂区与第二掺杂区电性耦接。使第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区接收静电电压。将第一掺杂区与第二掺杂区连接至接地电极。依据静电电压，在第一时间区间内导通第一晶体管。依据静电电压，在第二时间区间内导通第二晶体管，以使第一晶体管与第二晶体管宣泄静电电荷。
在本发明的一实施例中，上述的第一时间区间的起始点与第二时间区间的起始点可为不同。
在本发明的一实施例中，上述的第一时间区间的起始点可早于第二时间区间的起始点。
基于上述，通过在第一阱区与第二阱区的界面的两侧设置彼此接触且具有相同导电型态的第三掺杂区与第四掺杂区，可使第一晶体管与第二晶体管在不同的时间点导通。如此一来，静电放电保护元件的硅控整流器可具有两段式骤回特性(doublesnap-backcharacteristics)。因此，上述的硅控整流器可具有较低的触发电压，故可降低异常的高电压对电子元件造成的损坏。此外，上述的硅控整流器亦可具有较高的保持电压，故可避免电性耦接于静电放电保护元件的电子元件的操作电压超过此保持电压而触发闩锁效应。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1a是依照本发明一实施例的静电放电保护元件的剖面示意图。
图1b是图1a的上视示意图。
图1c是依照本发明一实施例的静电放电保护元件的硅控整流器的电流-电压图。
图1d是依照本发明一实施例的静电放电方法的流程图。
图2a是依照本发明另一实施例的静电放电保护元件的剖面示意图。
图2b是图2a的上视示意图。
【符号说明】
100、200：静电放电保护元件
102：第一阱区
104：第二阱区
104a：第一部分
104b：第二部分
106：第一掺杂区
108：第二掺杂区
110：第三掺杂区
112：第一堆叠结构
114：第一绝缘层
116：第一导体层
118：第四掺杂区
120：第五掺杂区
122：第六掺杂区
124：第一隔离结构
126：第二隔离结构
128：接触窗
230：第七掺杂区
232：第八掺杂区
234：第九掺杂区
236：第二堆叠结构
238：第二绝缘层
240：第二导体层
242：第三隔离结构
244：第四隔离结构
m1、m2：mos晶体管
s1：第一侧
s2：第二侧
s100、s102、s104、s106、s108、s110：步骤
s110a、s110b：子步骤
t1：第一晶体管
t2：第二晶体管
t3：第三晶体管
t4：第四晶体管
tp1：第一转折点
tp2：第二转折点
w1～w4：宽度
具体实施方式
图1a是依照本发明一实施例的静电放电保护元件的剖面示意图。图1b是图1a的上视示意图。图1c是依照本发明一实施例的静电放电保护元件的硅控整流器的电流-电压图。
本实施例的静电放电保护元件100包括第一阱区102与第二阱区104。第一阱区102与第二阱区104位于基底10中。在一些实施例中，基底10包括半导体基底或绝缘体上覆硅(silicononinsulator；soi)基底，且半导体基底上可具有外延层。举例而言，半导体基底与外延层的材料可包括硅、锗、砷化镓、碳化硅、砷化铟或磷化铟等等。第一阱区102可经掺杂以具有第一导电型，且第二阱区104可经掺杂以具有第二导电型。在一些实施例中，第一导电型可为p型，且第二导电型可为n型。在其他实施例中，第一导电型亦可为n型，且此时第二导电型可为p型。举例而言，n型的掺质包括磷或砷。此外，p型的掺质可包括硼。在一些实施例中，以上视图观之(如图1b所示)，第一阱区102可环绕第二阱区104。换句话说，以剖面图观之(如图1a所示)，第一阱区102可位于第二阱区104的相对的第一侧s1与第二侧s2。在其他实施例中，第一阱区102可位于第二阱区104的第一侧s1。
第一阱区102具有第一掺杂区106、第二掺杂区108以及第三掺杂区110。第一掺杂区106可具有第一导电型，且第二掺杂区108与第三掺杂区110可具有第二导电型。第二掺杂区108可位于第一掺杂区106与第三掺杂区110之间。此外，第二掺杂区108、第一阱区102以及第三掺杂区110可形成第一晶体管t1。第一晶体管t1可为双极结型晶体管(bipolarjunctiontransistor；bjt)。特别来说，第二掺杂区108、第一阱区102以及第三掺杂区110可分别作为bjt的射极(emitter)、基极(base)以及集极(collector)。
静电放电保护元件100更可包括第一堆叠结构112。第一堆叠结构112可位于第二掺杂区108与第三掺杂区110之间。第一堆叠结构112可包括依序堆叠于基底10上的第一绝缘层114与第一导体层116。在一些实施例中，第一堆叠结构112、第二掺杂区108以及第三掺杂区110可形成mos(metal-oxide-semiconductor)晶体管m1。特别来说，第一堆叠结构112的第一导体层116与第一绝缘层114可分别作为mos晶体管m1的栅极与闸介电层。第一导体层116的材料可包括多晶硅或金属材料。举例而言，金属材料可包括钨或铝。第一绝缘层114的材料可包括氧化硅或其他高介电常数材料(例如是介电常数大于4)。举例而言，高介电常数材料可包括硅酸铪、硅酸锆、二氧化铪或二氧化锆。此外，第二掺杂区108与第三掺杂区110可作为mos晶体管m1的漏极/源极区。
静电放电保护元件100还包括第四掺杂区118、第五掺杂区120以及第六掺杂区122。第五掺杂区120具有第一导电型，且第四掺杂区118与第六掺杂区122具有第二导电型。第四掺杂区118、第五掺杂区120与第六掺杂区122位于第二阱区104中。第五掺杂区120位于第四掺杂区118与第六掺杂区122之间。第四掺杂区118与第三掺杂区110接触，且第四掺杂区118的导电型态与第三掺杂区110的导电型态相同。在一些实施例中，第三掺杂区110与第四掺杂区118可为同一个掺杂区的彼此接触的两个部分。特别来说，第三掺杂区110为此掺杂区在第一阱区102中的一部分，且第四掺杂区118为此掺杂区在第二阱区104中的另一部分。此外，第三掺杂区110自相对第四掺杂区118的一侧至接触第四掺杂区118的另一侧的宽度w1对于第四掺杂区118自接触第三掺杂区110的一侧至相对第三掺杂区110的另一侧的宽度w2的比值(w1/w2)在一范围中(例如在1至4的范围中)。上述范围可依据静电放电保护元件100的操作电压以及工艺参数来决定，没有固定的限制。
第二阱区104可分为面对第一堆叠结构112的第一部分104a以及相对第一堆叠结构112的第二部分104b。第五掺杂区120、第二阱区104的第一部分104a以及基底10可形成第二晶体管t2。第二晶体管t2亦可为bjt，且第一晶体管t1的导电型态与第二晶体管t2的导电型态互补。特别来说，第五掺杂区120、第二阱区104的第一部分104a以及基底10可分别作为此bjt的射极、基极以及集极。相似地，第五掺杂区120、第二阱区104的第二部分104b以及基底10可形成第三晶体管t3。第三晶体管t3亦为bjt，且第三晶体管t3的导电型态与第二晶体管t2的导电型态相同。特别来说，第五掺杂区120、第二阱区104的第二部分104b以及基底10可作为此bjt的射极、基极以及集极。在一些实施例中，第一晶体管t1、第二晶体管t2以及第三晶体管t3可构成硅控整流器(siliconcontrolledrectifier；scr)，且第三晶体管t3与第二晶体管t2并联。在其他实施例中，硅控整流器可包括第一晶体管t1与第二晶体管t2。
静电放电保护元件100更可包括第一隔离结构124与第二隔离结构126。第一隔离结构124位于第一掺杂区106与第二掺杂区108之间，且第一掺杂区106位于第一隔离结构124与第二隔离结构126之间。以简洁起见，图1b省略绘示第一隔离结构124与第二隔离结构126。在一些实施例中，第一隔离结构124与第二隔离结构126可为场氧化层(fieldoxidelayer；fox)或硅局部氧化(localoxidationofsilicon；locos)结构，且可设置于基底10上。在其他实施例中，第一隔离结构124与第二隔离结构126可为浅沟槽绝缘(shallowtrenchisolation；sti)结构，且经设置于基底10中。
在一些实施例中，第一掺杂区106、第二掺杂区108以及第一导体层116可经由接触窗128而电性连接于阴极。阴极可为接地电极。第三掺杂区110、第四掺杂区118、第五掺杂区120以及第六掺杂区122可经由接触窗128电性连接于阳极。阳极可用以接受异常的高电压。举例而言，异常的高电压包括噪声(noise)或静电电压。此外，静电放电保护元件100可电性耦接至电子元件。当电子元件在运作时接受到异常的高电压时，会导通静电放电保护元件100的硅控整流器，以进行电荷的宣泄。
特别来说，本实施例的硅控整流器的第一晶体管t1与第二晶体管t2可在不同的时间点导通。在一些实施例中，可先导通第一晶体管t1，接着再导通第二晶体管t2。如此一来，请参照图1c，本实施例的硅控整流器可具有两段式骤回特性(doublesnap-backcharacteristics)。电流-电压曲线的第一转折点tp1与第二转折点tp2分别代表第一晶体管t1的导通以及第二晶体管t2的导通。此外，在导通第二晶体管t2的同时，也会导通与第二晶体管t2并联的第三晶体管t3。在其他实施例中，亦可先导通第二晶体管t2与第三晶体管t3，接着才导通第一晶体管t1。
图1d是依照本发明一实施例的静电放电方法的流程图。本实施例的静电放电方法包括下列步骤。
进行步骤s100，提供如图1a所示的静电放电保护元件100。进行步骤s102，将第三掺杂区110、第四掺杂区118、第五掺杂区120以及第六掺杂区122电性耦接。特别来说，第三掺杂区110、第四掺杂区118、第五掺杂区120可经由接触窗128电性耦接于阳极。
进行步骤s102的同时，进行步骤s104，以将第一掺杂区106与第二掺杂区108电性耦接。在步骤s104中，更可将第一堆叠结构112的第一导体层116与第一掺杂区106及第二掺杂区108电性耦接。此外，第一导体层116、第一掺杂区106以及第二掺杂区108可经由接触窗128电性耦接于阴极。
进行步骤s106，使第三掺杂区110、第四掺杂区118、第五掺杂区120以及第六掺杂区122接收静电电压。进行步骤s106的同时，进行步骤s108，以将第一掺杂区106与第二掺杂区108连接至接地电极。在步骤s108中，更可将第一堆叠结构112的第一导体层116也连接至上述的接地电极。
进行步骤s110，分别导通第一晶体管t1与第二晶体管t2。步骤s110可包括子步骤s110a与子步骤s110b。进行子步骤s110a，依据静电电压，在第一时间区间内导通第一晶体管t1。进行子步骤s110b，依据静电电压，在第二时间区间内导通第二晶体管t2。将第一晶体管t1与第二晶体管t2导通，可宣泄静电电荷。此外，由于第二晶体管t2与第三晶体管t3并联，所以将第二晶体管t2导通的同时也会导通第三晶体管t3。
在一些实施例中，第一时间区间的起始点与第二时间区间的起始点不同。此外，第一时间区间可与第二时间区间部分重叠。在一些实施例中，第一时间区间的起始点可早于第二时间区间的起始点。在其他实施例中，第二时间区间的起始点可早于第一时间区间的起始点。
基于上述，通过在第一阱区102与第二阱区104的界面的两侧设置彼此接触且具有相同导电型态的第三掺杂区110与第四掺杂区118，可使第一晶体管t1与第二晶体管t2在不同的时间点导通。如此一来，本实施例的硅控整流器可具有两段式骤回特性。因此，本实施例的硅控整流器可具有较低的触发电压，故可降低异常的高电压对电子元件造成的损坏。此外，本实施例的硅控整流器亦可具有较高的保持电压，故可避免电性耦接于静电放电保护元件100的电子元件的操作电压超过此保持电压而触发闩锁效应。
在一些实施例中，可将包括第一晶体管t1至第三晶体管t3的硅控整流器与mos晶体管m1整合在基底10的相同区域中，故不需进行额外的光罩工艺以在基底10的其他区域中形成静电放电保护元件。因此，可降低静电放电保护元件的制造成本，且可减少静电放电保护元件所占的面积。再者，通过控制mos晶体管m1使其保持在截止(cutoff)的状态，可降低第二掺杂区108与第三掺杂区110之间的漏电。此外，通过将第三晶体管t3与第二晶体管t2并联，可提高硅控整流器的电流宣泄量。因此，可使静电放电保护元件100更快地完成电荷的宣泄。
图2a是依照本发明另一实施例的静电放电保护元件的剖面示意图。图2b是图2a的上视示意图。
本实施例的静电放电保护元件200与图1a及图1b所示的静电放电保护元件100相似，以下仅说明两者的差异处，而相同或相似处则不再赘述。此外，在静电放电保护元件100与静电放电保护元件200中，相同的标号代表相同或相似的构件。
静电放电保护元件200还包括第七掺杂区230、第八掺杂区232以及第九掺杂区234。第九掺杂区234具有第一导电型，且第七掺杂区230与第八掺杂区232具有第二导电型。第一掺杂区106、第二掺杂区108以及第三掺杂区110位于第二阱区104的第一侧s1，且第七掺杂区230、第八掺杂区232以及第九掺杂区234位于第二阱区104的第二侧s2。第二阱区104的第一侧s1与第二侧s2彼此相对。第八掺杂区232位于第七掺杂区230与第九掺杂区234之间。
第七掺杂区230与第六掺杂区122接触，且第七掺杂区230的导电型态与第六掺杂区122的导电型态相同。在一些实施例中，第六掺杂区122与第七掺杂区230可为同一个掺杂区的彼此接触的两个部分。特别来说，第七掺杂区230为此掺杂区在第一阱区102中的一部分，且第六掺杂区122为此掺杂区在第二阱区104中的另一部分。此外，第六掺杂区122自相对第七掺杂区230的一侧至接触第七掺杂区230的另一侧的宽度w3对于第七掺杂区230自接触第六掺杂区122的一侧至相对第六掺杂区122的另一侧的宽度w4的比值(w3/w4)在一范围中(例如在0.25至1的范围中)。上述范围可依据静电放电保护元件的操作电压以及工艺参数来决定，没有固定的限制。此外，第七掺杂区230、第八掺杂区232以及第九掺杂区234构成第四晶体管t4。第三晶体管t4亦可为bjt，且第三晶体管t4的导电型态与第一晶体管t1的导电型态相同。特别来说，第八掺杂区232、在第二阱区104的第二侧s2的第一阱区102以及第七掺杂区230可分别作为bjt的射极、基极与集极。
在一些实施例中，静电放电保护元件200更可包括第二堆叠结构236。第二堆叠结构236位于第七掺杂区230与第八掺杂区232之间的第一阱区102上。第二堆叠结构236包括依序堆叠于基底10上的第二绝缘层238与第二导体层240。在一些实施例中，第二堆叠结构236、第七掺杂区230以及第八掺杂区232可形成mos晶体管m2。特别来说，第二堆叠结构236的第二导体层240与第二绝缘层238可分别作为mos晶体管m2的栅极与闸介电层。第二导体层240的材料可包括多晶硅或金属材料。举例而言，金属材料可包括钨或铝。第二绝缘层238的材料可包括氧化硅或其他高介电常数材料(例如是介电常数大于4)。举例而言，高介电常数材料可包括硅酸铪、硅酸锆、二氧化铪或二氧化锆。此外，第七掺杂区230与第三掺杂区232可作为mos晶体管m2的漏极/源极区。
此外，静电放电保护元件200更可包括第三隔离结构242与第四隔离结构244。第三隔离结构242位于第八掺杂区232与第九掺杂区234之间，且第九掺杂区234位于第三隔离结构242与第四隔离结构244之间。在一些实施例中，第三隔离结构242与第四隔离结构244可为场氧化层或硅局部氧化结构，且可设置于基底10上。在其他实施例中，第三隔离结构242与第四隔离结构244可为浅沟槽绝缘结构，且经设置于基底10中。
在一些实施例中，第一掺杂区106、第二掺杂区108、第一导体层116、第八掺杂区232、第二导体层240以及第九掺杂区234可经由接触窗128而电性连接于阴极。第三掺杂区110、第四掺杂区118、第五掺杂区120、第六掺杂区122以及第七掺杂区230可经由接触窗128电性连接于阳极。如此一来，可使第一晶体管t1与第四晶体管t4并联，且使第二晶体管t2与第三晶体管t3并联。在本实施例中，静电放电保护元件200中的硅控整流器可包括第一晶体管t1至第四晶体管t4。
当电性耦接于静电放电保护元件200的电子元件在运作时接受到异常的高电压时，会导通静电放电保护元件200的硅控整流器，以进行电荷的宣泄。在一些实施例中，可先导通第一晶体管t1与第四晶体管t4，接着再导通第二晶体管t2与第三晶体管t3。在其他实施例中，亦可先导通第二晶体管t2与第三晶体管t3，接着才导通第一晶体管t1与第四晶体管t4。
本实施例的静电放电方法与图1c所示的静电放电方法相似，以下仅就差异处进行说明。在步骤s102中，更将第七掺杂区230电性耦接于第三掺杂区110至第六掺杂区122。在步骤s104中，更将第八掺杂区232、第九掺杂区234以及第二导体层240电性耦接于第一掺杂区106、第二掺杂区108以及第一导体层116。
接着，在步骤s106中，使第三掺杂区110至第七掺杂区230接收静电电压。此外，在步骤s108中，将第一掺杂区106、第二掺杂区108、第一导体层116、第八掺杂区232、第九掺杂区234以及第二导体层240连接至接地电极。
之后，进行步骤s110，分别导通第一晶体管t1与第二晶体管t2。特别来说，进行子步骤s110a的同时，也会将第四晶体管t4导通。此外，进行子步骤s110b的同时，也会将第三晶体管t3导通。如此一来，可使第一晶体管t1至第四晶体管t4共同地宣泄静电电荷。
相似于图1a及图1b所示的第三掺杂区110与第四掺杂区118，本实施例的第六掺杂区122与第七掺杂区230亦可使静电放电保护元件200中的硅控整流器分段导通。此外，通过控制mos晶体管m2使其保持在截止的状态，可降低第七掺杂区230与第八掺杂区232之间的漏电。再者，由于第四晶体管t4与第一晶体管t1并联，故可进一步地提高硅控整流器的电流宣泄量，以进一步加快电荷的宣泄。
综上所述，具有相同导电型态的第三掺杂区与第四掺杂区彼此相接，且横跨两个导电型态互补的第一阱区与第二阱区。如此一来，静电放电保护元件在接受异常的高电压后可分段导通多个晶体管，以进行电荷的宣泄。据此，静电放电保护元件的硅控整流器可具有两段式骤回特性。换句话说，上述的硅控整流器可具有较低的触发电压，故可降低异常的高电压对电性耦接于静电放电保护元件的电子元件造成的损坏。此外，上述的硅控整流器亦可具有较高的保持电压，故可避免电子元件的操作电压高于此保持电压而触发闩锁效应。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视权利要求所界定者为准。