形成纳米线内间隔的方法与流程

本发明涉及纳米线半导体器件领域。本发明更具体涉及一种形成包含水平纳米线的半导体器件的方法。

背景技术：

形成堆叠纳米线是降低半导体器件特征尺寸的重要步骤。

必须解决的一个重要问题是减小由于晶体管栅极和源漏区之间的重叠引起的寄生电容。

为了最大程度地减小寄生电容，形成内部间隔必须是纳米线集成方案中的一个集成部分。

形成内部间隔对形成包含水平纳米线的半导体器件的方法提出了额外的要求。因此，形成这种半导体器件的方法还有改善的空间。

技术实现要素：

本发明实施方式的一个目的是提供形成包含水平纳米线的半导体器件的良好方法。

上述目的是通过本发明所述的一种方法和器件实现的。

本发明的实施方式涉及一种形成包含水平纳米线的半导体器件的方法，该方法包括：

-提供包含至少一个鳍片的半导体结构，所述至少一个鳍片包含交替的牺牲材料层和纳米线材料层的堆叠，该半导体结构包含部分覆盖至少一个鳍片的层堆叠的伪栅极，

-至少部分地除去紧邻伪栅极在纳米线材料层之间的牺牲材料，由此形成空隙，

-在空隙内提供间隔材料，由此形成内间隔，

-除去伪栅极，

-选择性除去被伪栅极覆盖的那部分鳍片中的牺牲材料，由此释放纳米线，

-其中紧邻伪栅极在纳米线材料层之间的牺牲材料被除去，提供内间隔，然后除去伪栅极和牺牲材料，由此释放纳米线。

本发明实施方式的优点在于，紧邻伪栅极在纳米线材料层之间的牺牲材料至少部分地被除去，形成内间隔，然后除去伪栅极和牺牲材料，以释放纳米线。优点在于，在伪栅极区域释放纳米线时，内间隔形成蚀刻终止层。因此，防止了在栅极间隔下进行蚀刻。本发明的实施方式的优点在于它们适用于不同纳米线器件结构。例子有Si，SiGe，Ge或III/V纳米线集成方案。本发明实施方式的优点在于，方法步骤容易整合到栅极全包围纳米线工艺流程中。本发明实施方式的优点在于，在内间隔形成过程中，在伪栅极区域无纳米线材料暴露于栅极内的蚀刻等离子体。在移除伪栅极之前，可进行CMP或回蚀步骤，以除去过量的提供间隔材料时(例如，在内间隔沉积或填充过程中)添加的材料。本发明实施方式的一个优点在于，释放栅极区域中纳米线的过蚀刻时间不受限于牺牲材料中发生下切的风险。原因在于已经存在内间隔。这对于锥形的鳍片结构是特别有利的。对于这种鳍片结构，由于鳍片的锥形形貌，顶部的纳米线具有较窄的宽度，而底部的纳米线更宽。因此，需要延长过蚀刻时间，以完全释放底部的纳米线。如果无内间隔，在较长的过蚀刻时间内，牺牲材料中发生下切，特别在顶部纳米线中将比底部严重。因此，本发明实施方式的优点在于，在选择性去除伪栅极区域中牺牲材料之前设置内间隔，可以消除下切。本发明实施方式的一个优点在于，对于不同纳米线的最终栅极长度仅仅取决于内间隔的位置。而在现有技术的方案中，释放纳米线的蚀刻是有时间限制的，因此可导致取决于位置的栅极长度(由于负载效应，在较高的位置比在较低的位置蚀刻的更快)。由于释放纳米线的蚀刻时间不受限，可以在材料中蚀刻的更深。因此，可以释放多于两个、多于三个或甚至多于四个纳米线。

在本发明的实施方式中，提供的半导体结构额外包括紧邻伪栅极的伪栅极间隔，和紧邻伪栅极间隔的ILD，这样伪栅极间隔位于伪栅极和ILD之间。在本发明的实施方式中，所述方法包括：

-除去伪栅极间隔，由此形成沟槽，在此之前，

-至少部分地除去紧邻伪栅极的牺牲材料，

-其中牺牲材料的去除是从沟槽形成的开口开始，

-其中提供间隔材料额外包括在沟槽中提供间隔材料，从而形成紧邻伪栅极的内间隔。

在本发明的实施方式中，可在源极或漏极区域上形成层间电介质。本发明实施方式的优点在于，牺牲材料的去除从除去伪栅极间隔处的沟槽开始。在本发明的实施方式中，蚀刻从顶部(沟槽形成的开口)进行到底部。本发明实施方式的优点在于，通过控制伪栅极间隔的CD，更具体通过其可以去除牺牲材料的沟槽的CD，可以控制牺牲材料的去除，进而内间隔的最终长度。因此，通过选择栅极间隔CD，可以得到想要的内间隔尺寸，考虑到欠刻蚀将发生。而且，当在更窄的位置蚀刻时，蚀刻的各向同性将变弱。

在本发明的实施方式中，所述方法包括：

-围绕纳米线沉积栅极电介质材料，

-围绕栅极电介质材料沉积栅极材料，从而形成栅极。

在本发明的实施方式中，栅极材料可以是金属。本发明实施方式的一个优点在于，得到的栅极堆叠与内间隔对齐(即栅极的形状由首先沉积的内间隔固定)。当除去牺牲层时，去除终止在内间隔上。这与现有技术方案相反，在现有技术方案中伪栅极区域的纳米线首先被释放(在提供内间隔之前)。当蚀刻到释放伪栅极区域的纳米线时，牺牲材料的去除并不停止，如果不存在内间隔，则可能导致下切。在这些现有技术方案中，当设置金属栅极(也在下切位置上)时，该金属栅极不能被蚀刻除去以设置内间隔。这样可能导致更小的内间隔。本发明实施方式的优点在于，通过内间隔分隔了栅极电介质和栅极材料的沉积。因为，在本发明的实施方式中，内间隔针对不同的纳米线对齐，这意味着可以实现具有固定栅极长度的纳米线。

在本发明的实施方式中，沉积间隔材料包括自下而上填充间隔材料。

在本发明的实施方式中，沉积间隔材料包括自下而上填充第一材料的第一步，和包括连续填充第二材料的第二步。

在本发明的实施方式中，第一材料是FCVD氧化物(可流动CVD)，第二材料是SiN。第一材料和/或第二材料可以是旋涂金属氧化物。在本发明的实施方式中，可使用CMP除去过量的第一和/或第二材料。本发明实施方式的优点在于，第二材料可在之后的工艺步骤中选择性除去，从而形成紧邻栅极的气隙间隔。本发明实施方式的优点在于，通过使用气隙间隔，可以得到较低的K值，导致较低的总RC延迟。本发明实施方式的一个优点在于，具有紧邻栅极的气隙间隔有利于低功率应用。

在本发明的实施方式中，沉积间隔材料包括用内衬、FCVD(可流动CVD)氧化物或旋涂材料(SPIN on material)重新填充空隙和/或沟槽。

在本发明的实施方式中，可使用自下而上的填充或使用选择性沉积来沉积间隔材料。

在本发明的实施方式中，通过各向同性蚀刻来除去部分牺牲材料层以形成空隙。

在本发明的实施方式中，可使用气相HCl或2步循环等离子体蚀刻来进行各向同性蚀刻。

在本发明的实施方式中，该方法包括在紧邻伪栅极或栅极的纳米线材料一侧形成源极和在伪栅极或栅极的相反侧的纳米线材料的另一端形成漏极的步骤。

在本发明的实施方式中，提供半导体结构包括在基材上沉积层堆叠，所述层堆叠包含交替的牺牲材料层和纳米线材料层，以及在堆叠中形成至少一个鳍片。

在本发明的实施方式中，沉积堆叠包括沉积至少两层纳米线材料。

在本发明的实施方式中，沉积堆叠包括沉积至少三层纳米线材料。

在本发明的实施方式中，沉积堆叠包括沉积包含硅或SiGe或Ge或InGaAs或III-V材料的纳米线材料的层。

在本发明的实施方式中，沉积堆叠包括沉积Ge纳米线材料层和SiGe牺牲材料层。

在本发明的实施方式中，沉积堆叠包括沉积Si纳米线材料层和SiGe牺牲材料层。

在本发明的实施方式中，沉积间隔材料包括沉积氮化硅，和/或SiCO，和/或FCVD氧化物，和/或SiN。

本发明实施方式的优点在于，在纳米线释放过程中选择性除去牺牲材料的过程中，内间隔用作蚀刻终止层。在本发明的实施方式中，该内间隔材料是电介质，该材料在牺牲材料蚀刻过程中对Si或SiGe具有高蚀刻选择性。

在实施方式中，所形成的半导体器件是具有水平通道的栅极全包围晶体管。对于nMOS和pMOS，通道材料都可以是Si，或者对于nMOS，通道材料是Si，对于pMOS，通道材料是Ge。对于nMOS，层堆叠可以是Si/SiGe堆叠。可通过选择性除去SiGe来产生Si纳米线。对于pMOS，层堆叠可以是Ge/SiGe堆叠。可通过选择性除去SiGe来产生Ge纳米线。在这些例子中，对于两种情况，都可以选择性除去SiGe。

本发明特定和优选的方面在所附独立和从属权利要求中阐述。可以将从属权利要求中的特征与独立权利要求中的特征以及其它从属权利要求中的特征进行适当组合，而并不仅限于权利要求书中明确所述的情况。

本发明的这些和其它方面将参考下文所述的实施方式披露并阐明。

附图的简要说明

图1显示依据本发明实施方式的方法提供的半导体结构的3D示意图。

图2显示与图1相同的结构。在该结构中，示出了截面A-A’和B-B’，这些截面如下图中所示。

图3是图2的A–A’截面的2D示意图。

图4是图2的B-B’截面的2D示意图。

图5和图6分别显示了依据本发明实施方式的示例性半导体结构在除去伪栅极间隔后的A-A’和B-B’截面。

图7和图8分别显示了依据本发明实施方式的示例性半导体结构在除去紧邻伪栅极的牺牲材料后的A-A’和B-B’截面。

图9和图10分别显示了依据本发明实施方式的示例性半导体结构在被提供用于形成内间隔的间隔材料之后的A-A’和B-B’截面。

图11和图12分别显示了依据本发明实施方式的示例性半导体结构在除去过量间隔材料之后的A-A’和B-B’截面。

图13和图14分别显示了依据本发明实施方式的示例性半导体结构在除去伪栅极之后的A-A’和B-B’截面。

图15和图16分别显示了依据本发明实施方式的示例性半导体结构在选择性除去被伪栅极覆盖的那部分鳍片中的牺牲材料之后的A-A’和B-B’截面。

图17和图18分别显示了依据本发明实施方式的示例性半导体结构在沉积栅极电介质层和金属栅极或功函(work function)之后的A-A’和B-B’截面。

图19显示依据本发明实施方式的示例性方法的流程图。

权利要求书中的任何引用符号不应理解为限制本发明的范围。在不同的图中，相同的附图标记表示相同或类似的元件。

示例性实施方式的详细描述

将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元素的尺寸可能被夸大且未按比例尺绘画以用于说明目的。所述尺寸和相对尺寸不与本发明实践的实际减小相对应。

在说明书和权利要求书中的术语第一、第二等用来区别类似的元件，而不一定是用来描述时间、空间、等级顺序或任何其它方式的顺序。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或说明的顺序以外的其它顺序进行操作。

此外，在说明书和权利要求书中，术语顶、之下等用于描述目的，而不一定用于描述相对位置。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或说明的取向以外的其它取向进行操作。

应注意，权利要求中使用的术语“包含”不应解释为被限制为其后列出的部分，其不排除其它元件或步骤。因此，其应被理解为指出所述特征、集成、步骤或组分的存在，但这并不排除一种或多种其它特征、集成、步骤或组分或其组合的存在或添加。因此，表述“包括部件A和B的装置”的范围不应被限制为所述装置仅由组件A和B构成。其表示对于本发明，所述装置的相关组件仅为A和B。

说明书中提及的“一个实施方式”或“一种实施方式”是指连同实施方式描述的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一个实施方式，但可能全部都指同一个实施方式。此外，具体特征、结构或特性可以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言是显而易见的。

类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特征有时组合成一个单一实施方式、特征或其描述，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反映一项发明，请求保护的本发明需要比各权利要求中明确引用的具有更多的特征。并且，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求将被明确地纳入该具体说明，并且各权利要求本身基于本发明独立的实施方式。

此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。

本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没有详细描述众所周知的方法、步骤和技术。

在本发明的实施方式中，提及纳米线材料，就是提及制成纳米线的材料。

本发明的实施方式涉及一种形成包含水平纳米线的半导体器件的方法100。该方法包括以下步骤：提供(110)包含至少一个鳍片的半导体结构，所述至少一个鳍片包含交替的牺牲材料(4)层和纳米线材料(3)层的堆叠，该半导体结构包含部分覆盖至少一个鳍片的层堆叠的伪栅极(7)。纳米线材料3的层可以是例如外延硅层。牺牲材料4的层可以是例如外延SiGe层。伪栅极7可以例如是伪多晶硅栅极。

该方法还包括以下步骤：至少部分地除去(130)紧邻伪栅极7的纳米线材料3的层之间的牺牲材料4，从而形成空隙14。在本发明的实施方式中，空隙相当于由除去纳米线材料层之间的牺牲材料产生的在纳米线材料层之间的开口。部分除去紧邻伪栅极的牺牲材料可以通过在牺牲材料4和纳米线材料3之间选择性蚀刻来进行。可使用等离子体或湿蚀刻的各向同性蚀刻。各向同性蚀刻将消耗一部分紧邻伪栅极的牺牲层。

在本发明的实施方式中，当形成空隙14时，在该去除步骤130中也可以除去一部分紧邻伪栅极的纳米线材料。

该方法还包括在空隙14内提供(140)间隔材料，由此形成内间隔15。

该方法还包括除去(150)伪栅极7(在除去伪栅极之前，可除去过量的间隔材料)，以及选择性除去(160)被伪栅极覆盖的那部分鳍片中的牺牲材料4，从而释放纳米线。这些释放纳米线的步骤仅仅在形成内间隔之后进行。

在本发明的实施方式中，提供的半导体结构额外包括紧邻伪栅极7的伪栅极间隔1，和紧邻伪栅极间隔1的ILD(层间电介质)6，这样伪栅极间隔1位于伪栅极7和ILD6之间。ILD可以是例如硅氧化物(例如SIO2)、SIN、SICO或旋涂电介质(SPIN ON Dielectric)。在本发明的实施方式中，伪栅极间隔1是氮化硅((例如Si3N4)。

图1示意性地示出了这种半导体结构的一个例子。图1显示半导体堆叠的3D图，其中三个包含交替的牺牲材料(4)层和纳米线材料(3)层的堆叠的鳍片5被设置在基材12上。该基材可以是硅基材。在鳍片之间，存在STI(浅沟槽隔离)2。STI可以例如包含硅氧化物(例如SiO2)。伪栅极7覆盖层堆叠。图2中也示出了相同的3D图。图2中的虚线表示两个截面，它们如以下附图中所示。第一截面是A-A’截面。该截面与鳍片平行，是贯穿鳍片的截面。第二截面是B-B’截面。该截面也与鳍片平行，但是是两个鳍片之间的截面。

图3显示A-A’截面。该图显示了基材12上的鳍片5。虚线表示鳍片的蚀刻深度。在该例子中，鳍片部分由硅基材制成。鳍片包含交替的牺牲材料(4)层与纳米线材料(3)层的堆叠。在该图上部，显示了伪栅极电介质8，以及在伪栅极电介质8上的伪栅极7。紧邻伪栅极电介质8和伪栅极7，在层堆叠上存在伪栅极间隔1，并且紧邻伪栅极间隔1，存在ILD 6。伪栅极电介质8可以例如包含硅氧化物(例如SiO2)。

图4显示B-B’截面。该图显示基材12，以及在基材上的STI 2，以及在STI 2上的伪栅极7，紧邻伪栅极7的伪栅极间隔1，以及紧邻伪栅极间隔1的ILD 6。图4所示的半导体结构已经用ILD0CMP进行了处理。

在本发明的实施方式中，该方法包括除去(120)伪栅极间隔1的步骤。从而在ILD 6和伪栅极7之间形成沟槽13。可例如通过干蚀刻或湿蚀刻除去伪栅极间隔。依据示例性半导体结构在除去伪栅极间隔后的A-A’和B-B’截面如图5和图6中所示。

在本发明的实施方式中，该方法包括至少除去(130)纳米线材料层之间的紧邻伪栅极的牺牲材料4的步骤。该牺牲材料的去除(130)可从沟槽13形成的开口开始。由此产生空隙14。

在图7(A-A’截面)所示的例子中，紧邻伪栅极的牺牲材料从沟槽开始除去。由此产生空隙14。该牺牲材料4可以例如是SiGe。在该例子中，进行牺牲材料的选择性去除。可使用干蚀刻或湿蚀刻进行。在图8中，不存在空隙14，这是因为该截面是两个鳍片之间的截面。

在本发明的实施方式中，在空隙内提供间隔材料，形成内间隔15。在本发明的实施方式中，提供(140)间隔材料额外包括在沟槽中提供(140)间隔材料，从而形成紧邻伪栅极7的内间隔9。图9和图10分别显示了在提供(140)用于形成内间隔15,9的间隔材料之后的A-A’和B-B’截面。可以沉积该间隔材料。该间隔材料可以是例如氮化硅(例如Si3N4)或SiCO。

在提供内间隔后，可进行CMP或回蚀步骤，以除去内间隔沉积或填充中过量的材料。由此，可以除去过量的SiN或SiCO。图11和图12分别显示了示例性半导体结构在除去过量间隔材料之后的A-A’和B-B’截面。

在本发明的实施方式中，在提供内间隔后除去伪栅极7。如果存在伪栅极电介质8(例如薄氧化物)，伪栅极电介质也要除去。例如，伪栅极可以是能通过干蚀刻或湿蚀刻除去的多晶栅极。图13和图14分别显示了示例性半导体结构在除去伪栅极之后的A-A’和B-B’截面。

在本发明的实施方式中，选择性除去被伪栅极覆盖的那部分鳍片中的牺牲材料。由此导致纳米线的释放。牺牲材料可以例如是SiGe，可通过蚀刻除去。图15显示了示例性半导体结构在选择性除去被伪栅极覆盖的那部分鳍片中的牺牲材料之后的A-A’截面。图16显示了相同时刻的B-B’截面。该截面在两个鳍片之间，因此不显示层的堆叠。

在本发明的实施方式中，栅极电介质材料被沉积(170)在释放的纳米线周围(在牺牲材料被除去以释放纳米线的位置)。由此产生在纳米线周围的栅极电介质层10。在本发明的实施方式中，金属栅极材料沉积(180)在栅极电介质材料周围，从而形成栅极11。图17和图18分别显示了示例性半导体结构在沉积栅极电介质层10和栅极11之后的A-A’和B-B’截面。可通过原子层沉积HfO2得到栅极电介质层10。栅极材料可以是功函金属，例如TiN、TiC、TaN或TiAl。可以进行W填充，用于接触。

在本发明的实施方式中，栅极的长度可以例如为20nm，间隔可以为该尺寸的一半。

图19显示依据本发明实施方式的示例性方法的流程图。该方法包括：提供(110)半导体结构，除去(120)半导体结构的伪栅极间隔(如果存在伪栅极间隔)，除去(130)在纳米线材料层之间的紧邻伪栅极的牺牲材料，在通过除去牺牲材料(和伪栅极间隔)形成的开口中沉积(140)内间隔，除去(150)伪栅极，在被伪栅极覆盖的位置释放(160)纳米线，在释放的纳米线周围沉积(170)栅极电介质，在沉积的栅极电介质周围沉积(180)栅极材料。

本发明实施方式的优点在于，在针对ILD氧化物选择性除去伪栅极间隔和伪栅极之后，所形成的空沟槽可用于填充新的内间隔，而无需额外的光刻步骤。因此，本发明实施方式的一个优点在于，无需额外的掩模，本发明是完全自对齐的方法。