本发明涉及集成电路技术领域，具体涉及一种谐振时钟电路和集成电路的制造方法。
背景技术：
随着集成电路技术的发展，芯片的规模越来越大，时钟网格日趋庞大带来了功耗和时钟偏斜的问题。lc谐振时钟的出现，较好的解决了功耗、时钟偏斜和抖动的问题，但是在半导体硅片上设置电感和电容会占用大量的半导体硅片的面积，提高集成电路的制造成本。
技术实现要素：
有鉴于此，本发明实施例提供了一种集成电路的谐振时钟和集成电路的封装方法，以解决现有技术中，集成电路的制造成本较高的问题。
本发明实施例提供了一种谐振时钟电路，包括：半导体硅片，半导体硅片上包括时钟驱动器、时钟网格、可调电阻；印制电路板，印制电路板上设置有谐振电感和/或去耦电容。
可选地，该谐振时钟电路包括：第一子电路，包括所述时钟驱动器及所述时钟网格；第二子电路，与所述第一子电路串联连接，包括所述可调电阻，所述谐振电感和所述去耦电容。
可选地，在第一子电路中：时钟驱动器的一端与时钟网格的寄生等效电容的一端连接于第一点，时钟网格的寄生等效电容的另一端与地连接，其中，第一点与第二子电路连接，或者，时钟驱动器的另一端与第二子电路连接。
可选地，在第二子电路中：可调电阻、谐振电感与去耦电容依次串联连接，去耦电容的另一端与地连接，其中，可调电阻的另一端与第一子电路连接，或者，谐振电感与去耦电容的连接点与第一子电路连接；或者谐振电感、可调电阻与去耦电容依次串联连接，去耦电容的另一端与地连接，其中，谐振电感的另一端与第一子电路连接，或者，可调电阻与去耦电容的连接点与第一子电路连接。
可选地，设置于印制电路板上的去耦电容采用具有平面叉指结构的电容，去耦电容通过封装铜柱与设置在半导体硅片上的元件连接。
可选地，设置于印制电路板上的谐振电感采用单层或多层的螺旋电感，谐振电感通过封装铜柱与设置在半导体硅片上的元件连接。
本发明实施例还提供了一种集成电路的制造方法，包括：将半导体硅片与印制电路板相对设置，其中，使半导体硅片上蚀刻有电气元件的一侧，与印制电路板上设置有电气元件的一侧相对；通过封装铜柱连接半导体硅片上的电气元件与印制电路板上电气元件，其中，封装铜柱的一端与半导体硅片上的接触点连接，封装铜柱的另一端与印制电路板的接触点连接；放置半导体硅片于印制电路板上，将半导体硅片封装在印制电路板上。
本发明实施例通过半导体硅片，半导体硅片上包括时钟驱动器、时钟网格、可调电阻，或谐振电感，或去耦电容；印制电路板，印制电路板上设置有谐振电感和/或去耦电容的方式，解决了现有技术中，集成电路的制造成本较高的问题。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1示出了本发明实施例一种可选的谐振时钟电路的示意图；
图2示出了本发明实施例一种可选的谐振时钟电路的电路图；
图3a示出了本发明实施例一种可选的时钟网格的连接示意图；
图3b示出了本发明实施例一种可选的时钟网格的寄生等效电容的连接示意图；
图4示出了本发明实施例一种可选的集成电路的封装方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
根据本发明实施例，提供了一种谐振时钟电路，包括：时钟驱动器、时钟网格、可调电阻，谐振电感和去耦电容。
如图1所示，谐振时钟电路的时钟驱动器clk及时钟网格cclock、可调电阻rind和去耦电容cdecap可以设置在半导体硅片1上，谐振电感l设置在印制电路板2上。需要说明的是，上述图1仅为谐振时钟电路实施方式的一种实例，并不用作对本发明的限定，在本发明中，可以采用将时钟驱动器、时钟网格和可调电阻设置于半导体硅片1上，谐振电感、去耦电容设置于印制电路板2上。或者，将时钟驱动器、时钟网格、可调电阻和谐振电感设置于半导体硅片1上，将去耦电容设置于印制电路板2上。或者，将时钟驱动器、时钟网格、可调电阻和去耦电容设置于半导体硅片1上，将谐振电感设置于印制电路板2上。
在本发明实施例中，通过将谐振时钟电路中的去耦电容和/或谐振电感设置于印制电路板上，可以节省集成电路半导体硅片的面积，达到了降低成本的目的。解决了现有技术中集成电路的制造成本较高的问题。
在本发明的一些可选的实施方式中，如图2所示，谐振时钟电路可以包括：第一子电路11和第二子电路12，其中第一子电路11可以包括时钟驱动器clk及时钟网格cclock。第二子电路12，与第一子电路11串联连接，可以包括可调电阻rind，谐振电感l和去耦电容cdecap。
需要说明的是，在本发明实施例中，图1、图2仅为第一子电路11和第二子电路12连接关系的示意，并不作为本发明谐振时钟电路连接关系的限定，在具体实施过程中，第一子电路11与第二子电路12中，各个电路元件的关系可以以如下方式设置：
在第一子电路中，时钟驱动器的一端与时钟网格的寄生等效电容的一端连接于第一点，时钟网格的寄生等效电容的另一端与地连接，其中，第一点与第二子电路连接，或者，时钟驱动器的另一端与第二子电路连接。
如图3a所示，上述时钟网格31可以是在半导体硅片上的多层相互连通的为网状金属走线结构，是时钟驱动器的负载，其特性可以等效成一个两端口的寄生等效电容cclock，等效电路如图3b所示，该寄生等效电容的一端可以与驱动器的输出连接，其另一端口接地。根据寄生等效电容cclock的电容值c与谐振电感的电感量l确定的谐振频率fosc为：fosc＝1/(2*π*sqrt(l*c))。
在第二子电路中，可调电阻、谐振电感与去耦电容依次串联连接，去耦电容的另一端与地连接，其中，可调电阻的另一端与第一子电路连接，或者，谐振电感与去耦电容的连接点与第一子电路连接。
或者，在本发明实施例一些可选地实施方式中，在第二子电路中，谐振电感、可调电阻与去耦电容依次串联连接，去耦电容的另一端与地连接，其中，谐振电感的另一端与第一子电路连接，或者，可调电阻与去耦电容的连接点与第一子电路连接。
在本发明实施例一些可选地实施方式中，半导体硅片采用倒装芯片的方式设置于印制电路板上，如图1所示，半导体硅片与印制电路板采用封装铜柱3的方式进行连接。
具体地，将半导体硅片采用倒装的方式设置于印制电路板上，可以在半导体硅片与印制电路板相对的平面上一封装铜柱的方式进行连接，与现有的在半导体硅片四周设置连线的方式相比，可以缩短了连接线的长度，并且采用倒装芯片的方式增大了可以设置连接线的半导体硅片的面积，可以增加连线的数量。
在本发明实施例一些可选地实施方式中，设置于印制电路板上的去耦电容采用具有平面叉指结构的电容，去耦电容通过封装铜柱与设置在半导体硅片上的元件连接。
需要说明的是，将去耦电容设置在印制电路班上，可以进一步提高去耦电容的电容值，节省半导体硅片面积的同时，还可以降低谐振时钟的时钟抖动和偏斜。
在本发明实施例一些可选地实施方式中，设置于印制电路板上的谐振电感采用单层或多层的螺旋电感，谐振电感通过封装铜柱与设置在半导体硅片上的元件连接。
需要说明的是，在本发明实施例中，将谐振电感设置在印制电路板上，可以降低半导体硅片上信号线对谐振电感的影响，从而可以减小时钟的抖动。
根据本发明实施例，还提供了一种集成电路的封装方法，如图4所示，该方法包括：
步骤s11，将半导体硅片与印制电路板相对设置，其中，使半导体硅片上蚀刻有电气元件的一侧，与印制电路板上设置有电气元件的一侧相对；
步骤s12，通过封装铜柱连接半导体硅片上的电气元件与印制电路板上电气元件，其中，封装铜柱的一端与半导体硅片上的接触点连接，封装铜柱的另一端与印制电路板的接触点连接；
步骤s13，放置半导体硅片于印制电路板上，将半导体硅片封装在印制电路板上。
在本发明实施例中，根据上述步骤s11至步骤s13，通过将将半导体硅片与印制电路板相对设置，其中，使半导体硅片上蚀刻有电气元件的一侧，与印制电路板上设置有电气元件的一侧相对；通过封装铜柱连接半导体硅片上的电气元件与印制电路板上电气元件，其中，封装铜柱的一端与半导体硅片上的接触点连接，封装铜柱的另一端与印制电路板的接触点连接；放置半导体硅片置于印制电路板上，将半导体硅片上的谐振时钟电路的部分模块转移到印制电路板上，并把半导体硅片封装在印制电路板上的方式，可以节省集成电路半导体硅片的面积，达到了降低成本的目的。解决了现有技术中集成电路的制造成本较高的问题。
虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。