半导体图案化的制作方法

本申请的发明人发现，这种常规技术对一些半导体装置的性能会是有害的；并且本申请的发明人已经认识到提供对半导体装置中的半导体进行图案化的更好技术的挑战。

根据本发明，提供了一种方法，包括：形成堆叠，该堆叠包括用于提供一个或多个晶体管的半导体沟道的半导体层，以及绝缘体层；以及，对堆叠进行图案化以便在单个工艺中形成以下两者：(i)用于将堆叠的一侧上的导体层级连接到堆叠的相对侧上的导体层级的一个或多个互连孔，以及(ii)用于减少经由堆叠的一侧上的导体元件之间的半导体的泄漏路径的一个或多个泄漏减少沟槽。

根据本发明，提供了一种方法，包括：形成堆叠，该堆叠包括用于提供一个或多个晶体管的半导体沟道的半导体层，以及绝缘体层；以及对堆叠进行图案化以便在单个工艺中形成以下两者：(i)用于将堆叠的一侧上的导体层级连接到堆叠相对侧上的导体层级的一个或多个互连孔，以及(ii)用于减少经由堆叠的一侧上的导体元件之间的半导体的泄漏路径的一个或多个泄漏减少孔。

根据一个实施例，一个或多个互连孔和一个或多个泄漏减少沟槽/孔具有不同的长宽纵横比(length-width aspect ratio)。

根据一个实施例，一个或多个泄漏减少沟槽/孔具有比一个或多个互连孔更大的长宽纵横比。

根据一个实施例，该方法包括在经图案化的堆叠上方沉积导体材料，以及对导体材料进行图案化以便去除一个或多个泄漏减少沟槽/孔的区域中的导体材料，而不去除一个或多个互连孔的区域中的导体材料。

根据一个实施例，该方法包括：至少在一个或多个互连孔的区域中选择性地沉积导体材料，而不在一个或多个泄漏减少沟槽/孔的区域中沉积导体材料。

根据一个实施例，该方法包括在经图案化的导体层上方形成堆叠，并且仅在未被堆叠下方的经图案化的导体层占据的区域中选择性地形成一个或多个泄漏减少沟槽/孔。

根据一个实施例，经图案化的导体层至少限定用于一个或多个晶体管的源极和漏极导体，以及路由导体或一个或多个晶体管的一个或多个栅极导体；并且互连孔用于将堆叠上方的一个或多个栅极导体电连接到路由导体。

根据一个实施例，该方法包括在经图案化的堆叠上方沉积导体材料，以及对导体材料进行图案化以便(a)限定一个或多个栅极导体，以及(b)去除在一个或多个栅极导体的区域之外的泄漏减少沟槽/孔的区域中的导体材料。

根据一个实施例，对堆叠进行图案化涉及在多个区域中去除堆叠，并且其中用所述图案化去除堆叠的所有区域的组合总面积小于堆叠的总上表面面积的50％，优选地小于堆叠的总上表面面积的10％，并且更优选地小于堆叠的总上表面面积的1％。

根据一个实施例，泄漏减少沟槽/孔仅用于减少经由堆叠的一侧上的导体元件之间的半导体的泄漏路径。

下面参考附图仅通过示例的方式详细描述本发明的示例实施例，其中：

图1(a)至1(e)和图2一起图示了根据本发明实施例的作为半导体装置的生产的一部分的对半导体进行图案化的技术的一个示例；以及

图3图示了孔的长宽纵横比。

图1(a)至1(e)没有示出穿过图2的平面图的任何特定部分的截面，但是示出了根据本发明的示例实施例的实现图2的产品的步骤的顺序。

柔性支撑膜2(其可以包括涂覆有包括例如平坦化层的一个或多个层的塑料基膜)支撑薄的经图案化的导体层(例如，薄金属层)，该薄的经图案化的导体层至少限定(a)用于多个薄膜晶体管(TFT)器件的源极和漏极导体4、6，以及(b)用于路由例如更高层级的一个或多个栅极导体的一个或多个路由导体8，如下面所讨论的。可以例如通过由例如气相沉积技术(诸如溅射)来沉积导体材料的薄连续层、以及然后通过例如光刻和湿蚀刻对连续层进行图案化来形成薄的经图案化的导体层。

然后通过例如液体处理技术(诸如狭缝涂布或旋涂)在经图案化的导体层上方沉积例如有机聚合物半导体材料8的薄层。可替代地，可以使用气相沉积技术(诸如化学气相沉积或溅射)来沉积薄的半导体材料层。然后通过例如气相沉积技术(诸如化学气相沉积或溅射)或液体处理技术(诸如狭缝涂布或旋涂)在半导体材料的薄膜上方沉积例如有机聚合物栅极电介质(绝缘体)材料10(诸如例如聚对二甲苯)的薄层。

然后在半导体和栅极电介质层的堆叠上沉积光致抗蚀剂材料层(未示出)，并通过照射和显影步骤对该光致抗蚀剂材料层进行图案化以形成经图案化的掩模，以用于通过干蚀刻技术(诸如例如反应离子蚀刻(RIE)或感应耦合等离子体反应离子蚀刻(ICP-RIE))对堆叠进行图案化。使用单个光致抗蚀剂掩模在单个蚀刻步骤中蚀刻堆叠，以形成以下两者：(i)互连通孔16，用于在堆叠上方形成的导体元件和堆叠下方的导体元件(例如，路由导体8)之间形成电层间连接，以及(ii)泄漏减少孔14，用于减少经由半导体层10下方的薄的经图案化的导体层中的导体元件之间的半导体层10的泄漏电流。如图2所示，泄漏减少孔14可以具有与互连通孔16的形状非常不同的形状。例如，泄漏减少孔14可以采取纵向沟槽的形式，而互连通孔16可以具有基本圆形或方形的形状。泄漏减少孔14具有比互连孔更大的长宽纵横比。参考图3，孔的长宽纵横比(L/W)由孔的最长维度L(例如，基本矩形的沟槽的长度)与在垂直于最长维度的方向上的孔的维度W(例如，基本矩形的沟槽的宽度)的比率来定义。

如图所示，泄漏减少孔14有意地位于堆叠正下方没有经图案化的导体的区域中。在源极和漏极导体4、6的区域中没有泄漏减少孔14形成。这是为了确保蚀刻堆叠的处理不会导致堆叠下方的重要导体材料被去除，并且不会造成例如在源极/漏极导体4、6或路由导体中的断开。

堆叠的图案化不涉及去除除了晶体管的半导体沟道的区域以外的所有堆叠。堆叠的图案化涉及去除堆叠的总面积中的小百分比的堆叠。在一个实施例中，其中堆叠通过图案化被去除的区域的总面积小于堆叠的上表面的总面积的50％；在另一个实施例中，其中堆叠被去除的区域的总面积小于堆叠的上表面的总面积的10％；以及在另一个实施例中，其中堆叠被去除的区域的总面积小于堆叠的上表面的总面积的1％。

半导体装置中的泄漏减少孔14的唯一功能是减少经由半导体层10下方的薄的经图案化的导体层中的导体元件之间的半导体层10的泄漏电流，并且它们的形状和位置被定制为适合这单一功能。泄漏减少孔14在产品装置中不具有任何其它额外的功能；例如，泄漏减少孔不形成像素开口。

接下来，(通过例如气相沉积技术(诸如溅射))在经图案化的堆叠上方(包括在互连通孔16和泄漏减少孔14的区域中)沉积导体材料(例如，金属)的连续层18；并且然后通过例如光刻和湿蚀刻对其进行图案化以(i)限定通过在互连通孔16的区域中的导体材料24连接到路由导体8的一个或多个栅极导体(栅极线)22，并且(ii)去除包括泄漏减少孔14的区域20中的导体材料。

然后在整个区域上(包括在泄漏减少孔14的区域中和在互连通孔16的区域中)沉积电绝缘材料(诸如例如称为SU-8的双酚A酚醛环氧树脂(Bisphenol A Novolac epoxy)材料)的连续层以形成隔离钝化层26。

在图2中，虚线示出了栅极导体22的边缘。

在上述技术中，在要由栅极导体22占据的区域中没有形成泄漏减少孔14。但是，泄漏减少孔14也可以延伸到要由栅极导体22占据的区域中或交叉该区域。

根据上述示例技术的一个变体，导体材料18不沉积在泄漏减少孔14的区域中。可以使用阴影掩模来掩蔽这些区域并限制通过视线技术(诸如溅射)的导体材料18到要在其中形成堆叠上方的栅极导体22和其它导体元件的区域的沉积。根据另一个变体，诸如喷墨印刷的印刷技术被用于在所选区域中选择性地沉积导体材料(或导体材料的前体)以形成栅极线22和层间连接24，而不在泄漏减少孔14的区域中沉积导体材料(或其前体)。

根据一个变体，通过使用激光掩模的激光烧蚀(而不是通过使用堆叠表面上的光致抗蚀剂掩模的光刻和蚀刻)来对堆叠(包括半导体层和栅极绝缘层)进行图案化。

已经发现上述技术显著改进了晶体管的性能，特别是对于一些应用诸如运算放大器(op-amp)，运算放大器由源极-漏极导体4、6、源极-漏极导体之间半导体10的沟道、栅极导体22以及半导体沟道和栅极导体22之间的栅极电介质12限定。更详细地说，这种技术使得能够改进晶体管的导通电流，即，可以通过晶体管对源极与漏极导体之间的给定电压差以及栅极导体处的给定“导通”电压实现的电流。

以上描述针对对用于一个或多个顶栅晶体管的堆叠进行图案化的示例，但是相同的技术也适用于对用于一个或多个底栅晶体管的堆叠进行图案化。

除了上面明确提到的那些之外，本发明的实施例可以涉及附加的要素/部件。例如，例如有机材料的自组装单分子层(SAM)可以设置在与(一个或多个)晶体管的(一个或多个)半导体沟道相邻的区域中的源极-漏极导体上，以更好地促进电荷注入到(一个或多个)半导体沟道中。

除了上面明确提到的任何修改之外，对于本领域技术人员来说清楚的是，可以在本发明的范围内对所描述的实施例进行各种其它修改。