包含多层字线阻挡膜的三维存储器件及其制造方法与流程

本申请要求于2017年4月10日提交的美国非临时申请序列no.15/483,862的优先权，该美国非临时申请要求于2016年12月30日提交的美国临时申请序列no.62/440,564的优先权，该美国临时申请是于2016年10月12日提交的美国专利申请序列no.15/291,640的部分继续申请，该美国专利申请要求于2016年6月28日提交的美国临时申请序列no.62/355,765的优先权。以上专利申请的完整内容全文以引用方式并入本文中。

本公开整体涉及半导体器件的领域，尤其涉及采用阻挡层堆叠用于形成控制栅的三维半导体器件及其制造方法。

背景技术：

每个单元具有一个位的三维竖直nand串在t.endoh等人的标题为“novelultrahighdensitymemorywithastacked-surroundinggatetransistor(s-sgt)structuredcell”，iedmproc.(2001)33—36(“具有堆叠环绕栅极晶体管(s-sgt)结构化单元的新型超高密度存储器”，国际电子器件大会学报(2001年)第33-36期)的文章中被公开。

三维存储器件的层的交替堆叠中字线和绝缘层之间的氟扩散可通过在绝缘层中形成空隙、导致材料迁移和形成电短接而不利地影响三维存储器件的可靠性。

技术实现要素：

根据本公开的一个方面，提供了形成三维存储器件的方法，其包括：在半导体衬底之上形成绝缘层和牺牲材料层的交替堆叠；通过交替堆叠形成存储堆叠结构，其中存储堆叠结构中的每一个包括存储膜和竖直半导体沟道；通过相对于绝缘层和存储堆叠结构选择性地移除牺牲材料层来形成背面凹陷部；在背面凹陷部中形成无定形阻挡层；以及在形成无定形阻挡层之后，在背面凹陷部的保留体积内形成金属填充材料层。

根据本公开的另一方面，提供了一种形成三维存储器件的方法，其包括：在半导体衬底之上形成绝缘层和牺牲材料层的交替堆叠；通过交替堆叠形成存储堆叠结构，其中存储堆叠结构中的每一个包括存储膜和竖直半导体沟道；通过相对于绝缘层和存储堆叠结构选择性地移除牺牲材料层来形成背面凹陷部；形成氮化钛层和含硼层的交替阻挡堆叠；以及在形成交替阻挡堆叠之后，在背面凹陷部的保留体积内沉积金属填充材料层。

根据本公开的另一方面，提供了一种三维存储器件，其包括：位于衬底之上的绝缘层和导电层的交替堆叠；以及延伸穿过交替堆叠的存储堆叠结构，其中存储堆叠结构中的每一个包括存储膜和被存储膜侧向围绕的竖直半导体沟道。导电层中的每一个包括：包括晶体导电阻挡层和无定形阻挡层的阻挡层堆叠；以及金属填充材料层，金属填充材料层通过阻挡层堆叠而与绝缘层和存储堆叠结构间隔开。

根据本公开的又一方面，提供了一种三维存储器件，其包括：位于衬底之上的绝缘层和导电层的交替堆叠；以及延伸穿过交替堆叠的存储堆叠结构，其中存储堆叠结构中的每一个包括存储膜和被存储膜侧向围绕的竖直半导体沟道。导电层中的每一个至少包括三元过渡金属硼氮化物阻挡层；以及通过阻挡层而与绝缘层和存储堆叠结构间隔开的金属填充材料层。

根据本公开的一个方面，提供了一种三维存储器件，其包括：位于衬底之上的绝缘层和导电层的交替堆叠；以及延伸穿过交替堆叠的存储堆叠结构，其中存储堆叠结构中的每一个包括存储膜和竖直半导体沟道，竖直半导体沟道被存储膜侧向围绕。导电层中的每一个包括：无定形导电阻挡层和通过导电阻挡层而与绝缘层和存储堆叠结构间隔开的金属填充材料层。

根据本公开的另一方面，提供了一种形成三维半导体结构的方法。绝缘层和牺牲材料层的交替叠堆形成在半导体衬底之上。通过交替堆叠形成存储堆叠结构。存储堆叠结构中的每一个包括存储膜和竖直半导体沟道。通过相对于绝缘层和存储堆叠结构选择性地移除牺牲材料层来形成背面凹陷部。在背面凹陷部中形成导电无定形阻挡层。在背面凹陷部的保留体积内形成金属填充材料层。

附图说明

图1是根据本公开实施方案在形成至少一个外围器件、半导体材料层和栅电介质层之后的示例性结构的示意性垂直剖视图。

图2是根据本公开实施方案在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性垂直剖视图。

图3是根据本公开实施方案在形成台阶形台面和逆向台阶形电介质材料部分之后的示例性结构的示意性垂直剖视图。

图4a是根据本公开实施方案在形成存储器开口之后的示例性结构的示意性垂直剖视图。

图4b是图4a的示例性结构的俯视图。竖直平面a-a'是图4a的示意性垂直剖视图的平面。

图5a至图5h是根据本公开实施方案在用于形成存储堆叠结构的各种处理步骤期间示例性结构内的存储器开口的顺序示意性垂直剖视图。

图6是根据本公开实施方案在形成存储堆叠结构之后的示例性结构的示意性垂直剖视图。

图7a是根据本公开实施方案在形成背面沟槽之后的示例性结构的示意性垂直剖视图。

图7b是图7a的示例性结构的局部透视俯视图。竖直平面a-a'是图7a的示意性垂直剖视图的平面。

图8是根据本公开实施方案在形成背面凹陷部之后的示例性结构的示意性垂直剖视图。

图9a至图9d是根据本公开实施方案在形成导电层期间示例性结构的区域的顺序垂直剖视图。

图10是根据本公开实施方案在形成导电层和连续导电材料层之后的示例性结构的示意性垂直剖视图。

图11是根据本公开实施方案在从背面沟槽内移除所沉积的导电材料之后的示例性结构的示意性垂直剖视图。

图12a是根据本公开实施方案在形成绝缘隔离物和背面接触结构之后的示例性结构的示意性垂直剖视图。

图12b是图12a的示例性结构的区域的放大视图。

图13a是根据本公开实施方案在形成附加接触通孔结构之后的示例性结构的示意性垂直剖视图。

图13b是图13a的示例性结构的俯视图。平面a-a'是图13a的垂直剖面的平面。

图14示出了tin膜和tio膜的x射线光电子能谱(xps)。

图15a和图15b分别是在tin膜上采用钨的参考结构和本公开的在tiox膜上采用钨的示例性结构的透射电子显微图(tem)。

图16a和图16b分别是图15a的参考结构和图15b的示例性结构的组合能量色散x射线(edx)分布。

图17a和图17b分别是图15a的参考结构和图15b的示例性结构的ti能量色散x射线(edx)分布。

图18a和18b分别是图15a的参考结构和图15b的示例性结构的al能量色散x射线(edx)分布。

图19a和图19b分别是沉积在tin膜上的钨和沉积在tiox膜上的钨的暗场tem图像。

图20a和图20b分别是tin膜上的钨和tiox膜上的钨的laue衍射图案。

图21a和图21b是根据本公开实施方案在形成导电层期间示例性结构的区域的顺序垂直剖视图。

图22是第一膜堆叠和第二膜堆叠内的二次离子质谱所确定的氟浓度比较图，其中第一膜堆叠包括钨层、tin阻挡层和氧化硅层，第二膜堆叠包括钨层、wcn阻挡层和氧化硅层。

图23是各种金属阻挡层上所测量的钨的电阻率的比较。

图24a至图24b示意性示出根据本公开第一实施方案在形成采用第一示例性阻挡衬垫堆叠的导电层期间示例性结构的区域。

图25a至图25d是根据本公开第一实施方案在形成采用第一示例性阻挡衬垫叠堆和金属填充材料层的导电层期间背面凹陷部的一部分的顺序放大视图。

图26a至图26b示意性地示出根据本公开第一实施方案在形成背面接触通孔结构之后示例性结构的区域。

图27a至图27b示意性地示出根据本公开第二实施方案在形成采用第二示例性阻挡衬垫堆叠的导电层期间示例性结构的区域。

图28a至图28c是根据本公开第二实施方案在形成采用第二示例性阻挡衬垫堆叠和金属填充材料层的导电层期间背面凹陷部的一部分的顺序放大视图。

图29示意性地示出根据本公开第三实施方案在形成背面接触通孔结构之后示例性结构的区域。

图30a至图30b示意性地示出根据本公开第三实施方案在形成采用第三示例性阻挡衬垫堆叠的导电层期间示例性结构的区域。

图31a至图31d是根据本公开第三实施方案在形成采用第三示例性阻挡衬垫堆叠和金属填充材料层的导电层期间背面凹陷部的一部分的顺序放大视图。

图32a和图32b示意性地示出根据本公开第三实施方案在形成背面接触通孔结构之后示例性结构的区域。

图33是示出形成在3nm厚多晶tin层上和形成在包括1nm厚多晶tin层和2nm厚无定形阻挡层的叠堆上的钨层之间的差异的图示。

图34a至图34b示意性地示出根据本公开第四实施方案在形成tin层和bn层的交替堆叠期间示例性结构的区域。

图35示意性地示出根据本公开第四实施方案在形成背面接触通孔结构之后示例性结构的区域。

具体实施方式

如上文所讨论的，本公开涉及采用阻挡层堆叠用于形成控制栅的三维半导体器件及其制造方法，它们的各个方面在下文中进行描述。本公开的实施方案可被用于形成包括多级存储结构的各种结构，其非限制的示例包括半导体器件诸如包括多个nand存储串的三维单片存储阵列器件。

附图未按比例绘制。在元素的单个实例被例示的地方，除非明确地描述或另外清楚地指出不存在元素的重复，否则可重复该元素的多个实例。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元素，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面的或上覆的结构的整体之上延伸，或者可具有比下面的或上覆的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区域。例如，层可位于连续结构的顶面和底面之间或之处的任意一对水平平面之间。层可水平地、竖直地和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上面、上方和/或下面具有一个或多个层。

单片三维存储器阵列是其中多个存储级形成在单个衬底(诸如半导体晶片)之上而没有居间衬底的阵列。术语“单片”是指阵列的每一级的层直接沉积在阵列的每个下面级的层上。相比之下，二维阵列可以单独地形成、然后封装在一起形成非单片存储器件。例如，已经通过在单独衬底上形成存储级并且将这些存储级竖直堆叠而构造非单片堆叠存储器，如标题为“three-dimensionalstructurememory(三维结构存储器)”的美国专利no.5,915,167中所述。衬底可以在粘结之前被减薄或者从存储级移除，但是由于存储级初始形成在单独衬底之上，所以此类存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器件包括单片三维nand串存储器件，并且可以采用本文所述的各种实施方案来制造。

本公开的各种实施方案可被用于提供有效地抑制三维存储器件中导电层与绝缘层之间的氟扩散的金属阻挡层。

参见图1，示出了根据本公开实施方案的示例性结构，其可被用于例如制造包含竖直nand存储器件的器件结构。示例性结构包括衬底，衬底可以是半导体衬底(9，10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶片或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料或本领域已知的其它半导体材料。衬底可以具有主表面7，主表面可以是例如衬底半导体层9的最顶面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。

如本文所用，“半导体材料”是指导电率为在1.0×10-6s/cm至1.0×105s/cm的范围内的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂物的情况下导电率为在1.0×10-6s/cm至1.0×105s/cm的范围内的材料，并且能够在适当地掺杂电掺杂物的情况下生成导电率为在1.0s/cm至1.0×105s/cm的范围内的掺杂型材料。如本文所用，“电掺杂物”是指将空穴添加到能带结构内的价带的p型掺杂物或者添加电子到能带结构内的导带的n型掺杂物。如本文所用，“导电材料”是指导电率为大于1.0×105s/cm的材料。如本文所用，“绝缘体材料”或“电介质材料”是指导电率为小于1.0×10-6s/cm的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度被掺杂以电掺杂物而变成导电材料(即，导电率为大于1.0×105s/cm)的半导体材料。“掺杂型半导体材料”可以是重掺杂半导体材料，或者可以是以提供1.0×10-6s/cm至1.0×105s/cm的范围中的导电率的浓度包括电掺杂物(即，p型掺杂物和/或n型掺杂物)的半导体材料。“本征半导体材料”是指不被掺杂以电掺杂物的半导体材料。因此，半导体材料可以是半导体的或者导电的，并且可以是本征半导体材料或者掺杂型半导体材料。根据其中电掺杂物的原子浓度，掺杂型半导体材料可以是半导体的或者导电的。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有对导电率的测量都是在标准条件下完成。

外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，至少一个浅沟槽隔离结构120可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成。栅电介质层、至少一个栅导体层和栅极覆盖电介质层可形成在衬底半导体层9之上，并且随后可被图案化以形成至少一个栅极结构(150，152，154，158)，栅极结构中的每一个可包括栅极电介质150、栅极(152，154)和栅极覆盖电介质158。栅极(152，154)可以包括第一栅极部分152和第二栅极部分154的堆叠。至少一个栅极隔离物156可通过沉积和各向异性蚀刻电介质衬垫而围绕至少一个栅极结构(150，152，154，158)形成。活性区域130可例如通过采用至少一个栅极结构(150，152，154，158)作为掩模结构引入电掺杂物而形成在衬底半导体层9的上部中。根据需要可以采用附加掩模。活性区域130可以包括场效应晶体管的源极区和漏极区。任选地可形成第一电介质衬垫161和第二电介质衬垫162。第一电介质衬垫和第二电介质衬垫(161，162)中的每一个可包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在示例性示例中，第一电介质衬垫161可以是氧化硅层，第二电介质衬垫162可以是氮化硅层。外围电路的至少一个半导体器件可以包含用于随后要形成的可包括至少一个nand器件的存储器件的驱动电路。

电介质材料诸如氧化硅可沉积在至少一个半导体器件之上，并且随后可被平面化以形成平面化电介质层170。在一个实施方案中，平面化电介质层170的经平面化顶面可以与电介质衬垫(161，162)的顶面共面。随后，平面化电介质层170和电介质衬垫(161，162)可以被从区域移除以物理地暴露衬底半导体层9的顶面。如本文所用，如果表面与真空或者气相材料(诸如空气)物理接触，则该表面是“物理地暴露的”。

任选的半导体材料层10可通过单晶半导体材料的沉积例如通过选择性外延而形成在衬底半导体层9的顶面9上。所沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。所沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。位于平面化电介质层170的顶面上方的所沉积半导体材料的部分可以例如通过化学-机械平面化(cmp)而移除。在这种情况下，半导体材料层10可以具有与平面化电介质层170的顶面共面的顶面。

至少一个半导体器件700的区域(即，区)在本文中被称为外围器件区域200。随后在其中形成存储器阵列的区域在本文中被称为存储器阵列区域100。用于随后形成导电层的台阶形台面的接触区域300可设置在存储器阵列区域100和外围器件区域200之间。任选地，栅电介质层12可形成在半导体材料层10和平面化电介质层170上方。栅电介质层12可以是例如氧化硅层。栅电介质层12的厚度可以为在3nm至30nm的范围内，但是也可采用更小和更大的厚度。

参见图2，交替的多个第一材料层(可以是绝缘层32)和第二材料层(可以是牺牲材料层42)的堆叠形成在衬底的顶面之上，其可以是例如在栅电介质层12的顶面上。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两侧毗连第二元件的两个实例，并且不是交替的多个元件的末端元件的第二元件的每个实例在两侧毗连第一元件的两个实例。第一元件可以具有相同的厚度，或者可以具有不同的厚度。第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以始于第一材料层的实例或第二材料层的实例，并且可以终于第一材料层的实例或第二材料层的实例。在一个实施方案中，第一元件的实例和第二元件的实例可形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层42。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组分方面被修改的瞬态结构。

交替的多个元件的叠堆在本文中被称为交替叠堆(32，42)。在一个实施方案中，交替堆叠(32，42)可包括由第一材料构成的绝缘层32和由与绝缘层32的材料不同的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂型或无掺杂型硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂电介质材料、通常被称为高介电常数(高k)电介质氧化物(例如，氧化铝、二氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料可以是对于绝缘层32的第一材料可以选择性地被移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换牺牲材料层42的第二材料，导电电极可充当例如竖直nand器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、无定形半导体材料(诸如非晶硅)和多晶硅半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可以是包含氮化硅或包括硅和锗中的至少一个的半导体材料的隔离物材料层。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(cvd)法来沉积。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四甲酯(teos)作为cvd过程的前体材料。例如，采用cvd法或原子层沉积(ald)法，可形成牺牲材料层42的第二材料。

牺牲材料层42可被适当地图案化以使得随后要通过替换牺牲材料层42而形成的导电材料部分可用作导电电极，诸如随后要形成的单片三维nand串存储器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可以为在20nm到50nm的范围内，但是对于每个绝缘层32以及对于每个牺牲材料层42，可以使用更小和更大的厚度。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复次数可以为在2至1024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。叠堆中的顶部和底部栅极可用作选择栅极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均匀厚度。

虽然本公开是采用其中隔离物材料层是随后被导电层替换的牺牲材料层42的实施方案来进行描述的，但是在本文中明确设想了其中牺牲材料层被形成为导电层的实施方案。在这种情况下，以导电层替换隔离物材料层的步骤可被省略。

任选地，绝缘覆盖层70可形成在交替堆叠(32，42)之上。绝缘覆盖层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施方案中，绝缘覆盖层70可以包括可被用于上文所述的绝缘层32的电介质材料70。绝缘覆盖层70可以具有比绝缘层32中的每一个更大的厚度。绝缘覆盖层70可例如通过化学气相沉积法来沉积。在一个实施方案中，绝缘覆盖层70可以是氧化硅层。

参见图3，台阶形腔体可形成在位于存储器阵列区域(例如，器件区域)100和包含外围电路的至少一个半导体器件的外围区域200之间的接触区域300内。台阶形腔体可具有各种台阶形表面，由此使得台阶形腔体的水平横截面形状在阶梯中根据与衬底(9，10)的顶面的竖直距离而改变。在一个实施方案中，可通过反复执行一组处理步骤来形成台阶形腔体。这组处理步骤可以包括例如竖直地将腔体的深度增加一个或多个级的第一类型的蚀刻过程以及横向扩展在随后的第一类型的蚀刻过程中要竖直地蚀刻的区域的第二类型的蚀刻过程。如本文所用，包括交替多个级的结构的“级”被定义成结构内一对第一材料层和第二材料层的相对位置。

在台阶形腔体形成之后，交替堆叠(32，42)的外围部分在台阶形腔体形成之后可以具有台阶形表面。如本文所用，“台阶形表面”是指这样的一组表面，其包括至少两个水平表面和至少两个竖直表面，由此使得每个水平表面毗连从水平表面的第一边缘向上延伸的第一竖直表面并且毗连从水平表面的第二边缘向下延伸的第二竖直表面。“台阶形腔体”是指具有台阶形表面的腔体。

通过使交替叠堆(32，42)图案化来形成台面区域。交替叠堆(32，42)内除了最顶部牺牲材料层42之外的每个牺牲材料层42比交替叠堆(32，42)内的任何上覆牺牲材料层42横向延伸得更远。台面区域包括交替叠堆(32，42)的从交替堆叠(32，42)内最底层连续地延伸至交替堆叠(32，42)内最顶层的台阶形表面。

逆向台阶形电介质材料部分65(即，绝缘填充材料部分)可通过电介质材料的沉积而形成在台阶形腔体中。例如，电介质材料诸如氧化硅可沉积在台阶形腔体中。所沉积的电介质材料的多余部分可例如通过化学机械平面化(cmp)而从绝缘覆盖层70的顶面上方移除。填充台阶形腔体的所沉积电介质材料的保留部分构成逆向台阶形电介质材料部分65。如本文所用，“逆向台阶形”元件是指具有台阶形表面和水平横截面积的元件，该面积根据与元件所在衬底顶面的竖直距离而单调増大。如果对于逆向台阶形电介质材料部分65使用氧化硅，则逆向台阶形电介质材料部分65的氧化硅可以用或者可以不用掺杂物诸如b、p和/或f掺杂。

参见图4a和图4b，至少包括光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘覆盖层70和逆向台阶形电介质材料部分65之上，并且可被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100之上的第一组开口和形成在接触区域300之上的第二组开口。通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性刻蚀，可将光刻材料堆叠中的图案转印通过绝缘覆盖层70或逆向台阶形电介质材料部分65以及通过交替堆叠(32，42)。图案化光刻材料叠堆中开口下面的交替叠堆(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指随后在其中形成存储元件诸如存储堆叠结构的结构。如本文所用，“支撑开口”是指随后在其中形成机械地支撑其它元件的支撑结构(诸如支撑柱结构)的结构。通过绝缘覆盖层70和存储器阵列区域100中交替叠堆(32，42)的整体形成存储器开口49。通过逆向台阶形电介质材料部分65以及位于接触区域300中的台阶形表面下面的交替堆叠(32，42)的部分形成支撑开口19。

存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替叠堆(32，42)的材料的各向异性蚀刻过程的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化光刻材料叠堆。

通过栅电介质层12可形成存储器开口49和支撑开口19，使得存储器开口49和支撑开口19从交替叠堆(32，42)的顶面延伸到至少包括半导体材料层10的最顶面的水平平面。在一个实施方案中，在半导体材料层10的顶面在每个存储器开口49和每个支撑开口19的底部处物理地暴露之后可以任选地执行过度蚀刻到半导体材料层10中。可以在移除光刻材料堆叠之前或之后执行过度蚀刻。换句话讲，半导体材料层10的凹面可以从半导体材料层10的未处理顶面竖直地偏移一个凹陷深度。凹陷深度可以例如为在1nm至50nm的范围内，但是也可采用更小和更大的凹陷深度。过度蚀刻是任选的，并且可被省略。如果不执行过度蚀刻，则存储器开口49和支撑开口19的底面可以与半导体材料层10的最顶面共面。

存储器开口49和支撑开口19中的每一个可包括基本上垂直于衬底的最顶面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，半导体材料层10可被省略，并且存储器开口49和支撑开口19可延伸至衬底半导体层9的顶面。

图5a至图5h示出了存储器开口49中的结构变化，该存储器开口49是图4a和图4b的示例性结构中的存储器开口49之一。相同的结构变化同时在其他存储器开口49中的每一个中以及在每个支撑开口19中发生。

参见图5a，示出了图4的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘覆盖层70、交替堆叠(32，42)、栅电介质层12并且任选地延伸进入半导体材料层10的上部中。在这个处理步骤，每个支撑开口19可以延伸穿过逆向台阶形电介质材料部分65、交替堆叠(32，42)中一个子集的层、栅电介质层12并且任选地通过半导体材料层10的上部。每个存储器开口的底面相对于半导体材料层10的顶面的凹陷深度可以为在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻而被部分地制成横向凹陷以形成横向凹陷部(未示出)。

参见图5b，可例如通过选择性外延而在每个存储器开口49和每个支撑开口19的底部处形成任选的外延沟道部分(例如，外延基座)11。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，可可以用与半导体材料层10相同导电类型的电掺杂物掺杂外延沟道部分11。在一个实施方案中，每个外延沟道部分11的顶面可以形成在包括牺牲材料层42的顶面的水平平面上方。在这种情况下，随后可通过将位于包括外延沟道部分11的顶面的水平平面下方的每个牺牲材料层42替换成相应的导电材料层来形成至少一个源选择栅极。外延沟道部分11可以是在源极区和漏极区之间延伸的晶体管沟道的一部分，其中源极区随后要在衬底(9，10)中形成，漏极区随后要在存储器开口49的上部中形成。腔体49'存在于外延沟道部分11上方的存储器开口49的未填充部分中以及支撑开口19中。在一个实施方案中，外延沟道部分11可包含单晶硅。在一个实施方案中，外延沟道部分11可以具有第一导电类型的掺杂，其与外延沟道部分所接触的半导体材料层10的导电类型是相同的。如果不存在半导体材料层10，则外延沟道部分11可直接形成在衬底半导体层9上，其可以具有第一导电类型的掺杂。

参见图5c，包括阻挡电介质层52、电荷存储层54、隧穿电介质层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49和支撑开口19中。

阻挡电介质层52可以包括单个电介质材料层或者多个电介质材料层的堆叠。在一个实施方案中，阻挡电介质层可以包括基本上由介电金属氧化物构成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素并且至少包括氧的电介质材料。介电金属氧化物可以基本上由至少一种金属元素和氧构成，或者可以基本上由至少一种金属元素、氧和至少一个非金属元素诸如氮构成。在一个实施方案中，阻挡电介质层52可包括介电常数为大于7.9(即介电常数大于氮化硅的介电常数)的介电金属氧化物。

介电金属氧化物的非限制示例包括氧化铝(al2o3)、二氧化铪(hfo2)、氧化镧(lao2)、氧化钇(y2o3)、氧化钽(ta2o5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。介电金属氧化物层可例如通过化学气相沉积(cvd)法、原子层沉积(ald)法、脉冲激光沉积(pld)法、液态源雾化化学沉积法或它们的组合来沉积。介电金属氧化物层的厚度可以为在1nm至20nm的范围内，但是也可采用更小和更大的厚度。介电金属氧化物层随后可用作阻挡所存储的电荷向控制栅极电极的泄露的电介质材料部分。在一个实施方案中，阻挡电介质层52包括氧化铝。在一个实施方案中，阻挡电介质层52可包括具有不同材料组成的多个介电金属氧化物层。

另选地或除此之外，阻挡电介质层52可以包括电介质半导体化合物诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡电介质层52可包括氧化硅。在这种情况下，阻挡电介质层52的电介质半导体化合物可以通过共形沉积方法诸如低压化学气相沉积法、原子层沉积法或其组合来形成。电介质半导体化合物的厚度可以为在1nm至20nm的范围内，但是也可采用更小和更大的厚度。另选地，可省略阻挡电介质层52，并且可以在随后要形成的存储膜的表面上形成背面凹陷部之后形成背面阻挡电介质层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，电荷存储层54可包括导电材料诸如掺杂型多晶硅或者被图案化成多个电隔离部分(例如浮栅)的金属材料的连续层或图案化分立部分，例如通过在横向凹陷部内被形成到牺牲材料层42中。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。

在另一实施方案中，可相对于绝缘层32的侧壁将牺牲材料层42制成横向凹陷，并且可采用沉积过程和各向异性蚀刻过程的组合来形成电荷存储层54作为竖直间隔开的多个存储材料部分。虽然本公开是采用其中电荷存储层54是单个连续层的实施方案来进行描述的，但在本文中明确设想了实施方案，其中电荷存储层54被替换成竖直间隔开的多个存储材料部分(可以是电荷捕获材料部分或电隔离的导电材料部分)。

电荷存储层54可以形成为均一组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。如果采用的话，多个电荷存储层可以包括多个间隔开的浮栅材料层，该浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金或者金属硅化物诸如硅化钨、硅化钼、二硅化钽、硅化钛、硅化镍、硅化钴或者它们的组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或无定形半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可例如通过化学气相沉积(cvd)法、原子层沉积(ald)法、物理气相沉积(pvd)法或用于在其中储存电荷的任何合适的沉积技术来形成。电荷存储层54的厚度可以为在2nm至20nm的范围内，但是也可采用更小和更大的厚度。

隧穿电介质层56包括电介质材料，在合适的电偏压条件下可以执行电荷隧穿通过电介质材料。电荷隧穿可以通过热载流子注入或通过fowler-nordheim隧穿引起的电荷转移来执行，具体取决于要形成的单片三维nand串存储器件的操作模式。隧穿电介质层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和二氧化铪)、介电金属氧氮化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿电介质层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ono堆叠。在一个实施方案中，隧穿电介质层56可包括基本上不含碳的氧化硅层或者基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以为在2nm至20nm的范围内，但是也可采用更小和更大的厚度。

任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料或本领域已知的其它半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可通过共形沉积方法诸如低压化学气相沉积(lpcvd)法来形成。第一半导体沟道层601的厚度可以为在2nm至10nm的范围内，但是也可采用更小和更大的厚度。腔体49'形成在未用所沉积的材料层(52，54，56，601)填充的每个存储器开口49的体积中。

参见图5d，采用至少一个各向异性蚀刻过程而顺序地各向异性地蚀刻任选的第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52。可通过至少一个各向异性蚀刻过程来移除第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的位于绝缘覆盖层70的顶面上方的部分。另外，可移除第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52在每个腔体49'的底部处的水平部分，以在其保留部分中形成开口。可以通过各向异性蚀刻过程来蚀刻第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一个。

第一半导体沟道层601的每个保留部分可具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区域的竖直堆叠。在一个实施方案中，电荷存储层54可以是电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区域。

外延沟道部分11的表面(或者在不采用外延沟道部分11的情况下，半导体衬底层10的表面)可以在穿过第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的开口下面物理地暴露。任选地，可将在每个腔体49'的底部处物理暴露的半导体表面制成竖直凹陷，使得腔体49'下面的凹陷半导体表面从外延沟道部分11(或者在不采用外延沟道部分11的情况下，半导体衬底层10)的最顶面竖直地偏离凹陷距离。隧穿电介质层56位于电荷存储层54之上。存储器开口49中阻挡电介质层52、电荷存储层54和隧穿电介质层56的集构成存储膜50，其包括通过阻挡电介质层52和隧穿电介质层56而与周围材料绝缘的多个电荷存储区域(如被体现为电荷存储层54)。在一个实施方案中，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可以具有竖直重合的侧壁。

参见图5e，第二半导体沟道层602可直接沉积在外延沟道部分11的半导体表面上或者半导体衬底层10上(如果部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料或本领域已知的其它半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可通过共形沉积方法诸如低压化学气相沉积(lpcvd)法来形成。第二半导体沟道层602的厚度可以为在2nm至10nm的范围内，但是也可采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的腔体49'，或者可完全填充每个存储器开口中的腔体。

第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中所有半导体材料的集。

参见图5f，在每个存储器开口中的腔体49'未被第二半导体沟道层602完全填充时，电介质芯层62l可沉积在腔体49'中以填充每个存储器开口内腔体49'的任何保留部分。电介质芯层62l包括电介质材料，诸如氧化硅或有机硅酸盐玻璃。电介质芯层62l可通过共形沉积方法诸如低压化学气相沉积(lpcvd)法或通过自平面化沉积工艺诸如旋涂来沉积。

参见图5g，可例如通过从绝缘覆盖层70的顶面上方的凹陷蚀刻来移除电介质芯层62l的水平部分。电介质芯层62l的每个保留部分构成电介质芯62。此外，可通过平面化工艺移除位于绝缘覆盖层70的顶面上方的第二半导体沟道层602的水平部分，平面化工艺可采用凹陷蚀刻或化学机械平面化(cmp)。第二半导体沟道层602的每个保留部分可完全位于存储器开口49内或完全位于支撑开口19内。

第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，在包括竖直半导体沟道60的竖直nand器件导通时，电流可以流过该竖直半导体沟道60。隧穿电介质层56被电荷存储层54围绕，并且侧向围绕竖直半导体沟道60的一部分。阻挡电介质层52、电荷存储层54和隧穿电介质层56的每个邻接集共同构成存储膜50，存储膜50可以以宏观保持时间存储电荷。在一些实施方案中，阻挡电介质层52在这个步骤中可以不存在于存储膜50中，并且可以随后在形成背面凹陷部之后形成阻挡电介质层。如本文所用，宏观保持时间是指适于存储器件作为永久性存储器件操作的保持时间，诸如超过24小时的保持时间。

参见图5h，可以将每个电介质芯62的顶面62在每个存储器开口内进一步制成凹陷，例如通过凹陷蚀刻到位于绝缘覆盖层790的顶面和绝缘覆盖层70的底面70之间的深度。可以通过在电介质芯62上方在每个凹陷区域内沉积掺杂型半导体材料来形成漏极区63。掺杂型半导体材料可以是例如掺杂型多晶硅。例如通过化学机械平面化(cmp)或凹陷蚀刻，可将所沉积的半导体材料的多余部分从绝缘覆盖层70的顶面上移除，以形成漏极区63。

存储器开口49内存储膜50和竖直半导体沟道60(其是竖直半导体沟道)的每个组合构成存储堆叠结构55。存储堆叠结构55是半导体沟道、隧穿电介质层、如被体现成电荷存储层54的部分的多个存储元件以及任选的阻挡电介质层52的组合。存储器开口49内的外延沟道部分11(如果存在的话)、存储堆叠结构55、电介质芯62和漏极区63的每个组合在本文中被称为存储器开口填充结构(11，55，62，63)。每个支撑开口19内的外延沟道部分11(如果存在的话)、存储膜50、竖直半导体沟道60、电介质芯62和漏极区63的每个组合填充相应的支撑开口19，并且构成支撑柱结构20。参见图6。

参见图6，该图示出在存储器开口49和支撑开口19内分别形成存储器开口填充结构(11，55，62，63)和支撑柱结构20之后的示例性结构。可在图4a和图4b的结构的每个存储器开口49内形成存储器开口填充结构(11，55，62，63)的实例。可在图4a和图4b的结构的每个支撑开口19内形成支撑柱结构20的实例。

每个示例性存储堆叠结构55包括竖直半导体沟道60，其可包括多个半导体沟道层(601，602)和存储膜50。存储膜50可包括侧向围绕竖直半导体沟道60的隧穿电介质层56和侧向围绕隧穿电介质层56的电荷存储区域(如被体现成存储材料层54)与任选的阻挡电介质层52的竖直堆叠。虽然本公开是采用存储堆叠结构的所示构型来进行描述的，但是本公开的方法可适用于包括存储膜50和/或竖直半导体沟道60的不同层堆叠或结构的另选存储堆叠结构。

参见图7a和图7b，接触级电介质层73可形成在绝缘层32和牺牲材料层42的交替堆叠(32，42)之上以及存储堆叠结构55和支撑柱结构20之上。接触级电介质层73包括与牺牲材料层42的电介质材料不同的电介质材料。例如，接触级电介质层73可以包括氧化硅。接触级电介质层73可以具有在50nm至500nm的范围内的厚度，但也可采用更小和更大的厚度。

光致抗蚀剂层(未示出)可施加在交替堆叠(32，42)之上并且被光刻图案化，以在存储堆叠结构55的群集之间的区域中形成开口。采用各向异性蚀刻，可将光致抗蚀剂层中的图案转印通过交替叠堆(32，42)和/或逆向台阶形电介质材料部分65，以形成背面沟槽79，其至少竖直延伸到衬底(9，10)的顶面并且侧向延伸穿过存储器阵列区域100和接触区域300。在一个实施方案中，背面沟槽79可以包括源极接触开口，随后可在其中形成源级接触通孔结构。

参见图8，例如，采用蚀刻工艺，可以将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背面沟槽79中。背面凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除对于绝缘层32的第一材料、逆向台阶形电介质材料部分65的材料、半导体材料层10的半导体材料和存储膜50的最外层的材料可以是选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和逆向台阶形电介质材料部分65的材料可选自氧化硅和介电金属氧化物。在另一实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32和逆向台阶形电介质材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改背面沟槽79的深度，使得背面沟槽79的最底面位于栅电介质层12内，即，以避免半导体材料层10的顶面的物理暴露。

对于第一材料和存储膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻方案的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂是在气相被引入到背面沟槽79中。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构被浸没在包括磷酸的湿法蚀刻槽内，其对于氧化硅、硅和本领域所采用的各种其它材料选择性地蚀刻氮化硅。支撑柱结构20、逆向台阶形电介质电材料部分65和存储堆叠结构55提供结构支撑，而背面凹陷部43存在于先前由牺牲材料层42占据的体积内。

每个背面凹陷部43可以是侧向延伸的腔体，其侧向尺寸大于腔体的竖直范围。换句话讲，每个背面凹陷部43的侧向尺寸可大于背面凹陷部43的高度。多个背面凹陷部43可以形成在从中移除牺牲材料层42的第二材料的体积中。在其中形成存储堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背面凹陷部43形成对比。在一个实施方案中，存储器阵列区域100包括具有多个设置在衬底(9，10)上方的器件级的单片三维nand串的阵列。在这种情况下，每个背面凹陷部43可限定用于接纳单片三维nand串的阵列的相应字线的空间。

多个背面凹陷部43中的每一个可基本上平行于衬底(9，10)的顶面延伸。背面凹陷部43可由下面的绝缘层32的顶面和上覆的绝缘层32的底面来竖直地界定。在一个实施方案中，每个背面凹陷部43可以始终具有均一高度。

任选的外延沟道部分11和半导体材料层10的物理暴露表面部分可通过将半导体材料热转换和/或等离子体转换成电介质材料而被转换成电介质材料部分。例如，可使用热转换和/或等离子体转换来将每个外延沟道部分11的表面部分转换成管状电介质隔离物116，并且将半导体材料层10的每个物理暴露表面部分转换成平面电介质部分616。在一个实施方案中，每个管状电介质隔离物116对于环面可以是拓扑同胚的，即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件是拓扑同胚的。管状电介质隔离物116包括电介质材料，该电介质材料包括与外延沟道部分11相同的半导体元件并且还包括至少一个非金属元素诸如氧和/或氮，由此使得管状电介质隔离物116的材料是电介质材料。在一个实施方案中，管状电介质隔离物116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平面电介质部分616包括电介质材料，该电介质材料包括与半导体材料层相同的半导体元件并且还包括至少一个非金属元素诸如氧和/或氮，由此使得平面电介质部分616的材料是电介质材料。在一个实施方案中，平面电介质部分616可以包括半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。

图9a至图9d示出了在用于形成背面阻挡电介质层44和导电层46的处理步骤期间背面凹陷部43的区域。

参见图9a，可以任选地形成背面阻挡电介质层44。如果存在的话，背面阻挡电介质层44包括电介质材料，该电介质材料用作随后要在背面凹陷部43中形成的控制栅的控制栅极电极电介质。如果阻挡电介质层52存在于每个存储器开口内，则背面阻挡电介质层是任选的。如果阻挡电介质层52被省略，则存在背面阻挡电介质层。

背面阻挡电介质层44可形成在背面凹陷部43中以及背面沟槽79的侧壁上。背面阻挡电介质层44可直接形成在绝缘层32的水平表面上以及背面凹陷部43内的存储堆叠结构55的侧壁上。如果形成背面阻挡电介质层44，则在形成背面阻挡电介质层44之前形成管状电介质隔离物116和平面电介质部分616是任选的。在一个实施方案中，背面阻挡电介质层44可以通过共形沉积工艺诸如原子层沉积(ald)法来形成。背面阻挡电介质层44可基本上由氧化铝构成。背面阻挡电介质层44的厚度可以为在1nm至15nm的范围内，诸如2nm至6nm的范围内，但是也可采用更小和更大的厚度。

背面阻挡电介质层44的电介质材料可以是介电金属氧化物，诸如氧化铝、至少一个过渡金属元素的电介质氧化物、至少一个镧系元素的电介质氧化物、铝、至少一个过渡金属元素和/或至少一个镧系元素的组合的电介质氧化物。另选地或除此之外，背面阻挡电介质层可以包括氧化硅层。可通过共形沉积方法诸如化学气相沉积法或原子层沉积法来沉积背面阻挡电介质层。背面阻挡电介质层的厚度可以为在1nm至10nm的范围内，但是也可采用更小和更大的厚度。背面阻挡电介质层形成在背面沟槽79的侧壁、绝缘层32的水平表面和侧壁、物理地暴露于背面凹陷部43的存储堆叠结构55的侧壁表面的部分和平面电介质部分616的顶面上。背面腔体79'存在于未用背面阻挡电介质层填充的每个背面沟槽79的部分内。

参见图9b，氮化钛层46t可沉积在背面凹陷部中。氮化钛层46t可以基本上由氮化钛构成，并且可以通过共形沉积工艺诸如化学气相沉积(cvd)法或原子层沉积(ald)法来沉积。氮化钛层46t的厚度可以为在2nm至8nm的范围内，诸如3nm至6nm的范围内，但是也可采用更小和更大的厚度。氮化钛层46t可被形成为从最底部绝缘层32延伸到最顶部绝缘层32的连续多晶膜。氮化钛层46t的晶粒可以是柱状的，即，可以主要沿本地厚度方向延伸。因此，氮化钛层46t的水平部分可以具有主要沿竖直方向延伸的晶粒，并且氮化钛层46t的竖直部分可以具有主要沿水平方向延伸的晶粒。沿氮化钛层46t的本地厚度方向延伸的柱状晶界如果单独留下的话就允许含氟气体扩散通过氮化钛层46t，从而导致三维存储器件中的阻挡击穿。此外，其他杂质诸如硼(如果成核或种子层是利用乙硼烷沉积的话)的扩散也可能是显著的。使用基于乙硼烷的成核层使硼原子的扩散越来越重要。

在导致本公开的研究的过程期间，发明人已经发现tin的氧化移除tin膜中的残余氯原子。氯原子可源自钛的前体诸如ticl4。该特征是显著的，因为氯有效地蚀刻氧化铝，因此，tin膜中的残余氯可蚀刻氧化铝膜的相邻部分。表1中汇总的x射线光电子能谱(xps)数据示出了这种现象。

表1通过xps进行的元素组成分析

因此，tin的氧化可提供不含氯的tiox，并且除了由于膜的无定形性质而实现更好的氟阻挡之外，不存在氯也可有助于降低伴随的氧化铝蚀刻速率。

参见图9c，并且根据本公开的实施方案，执行氧化工艺以将氮化钛层46t转换成含氧钛化合物层46a。氧化工艺可以是热氧化工艺或等离子体氧化工艺。在热氧化工艺中，氮化钛层46t的温度可以在包括含氧气体诸如o2、no或h2o的环境中被升高到氧化温度。氧化温度可以为在600摄氏度至1000摄氏度的范围内，但是也可采用更低和更高的温度。在等离子体氧化工艺中，氮化钛层46t可被暴露于由含氧气体诸如o2或臭氧产生的氧等离子体。

氮化钛层46t可以完全或部分地被氧化。在氮化钛层46t被完全氧化的情况下，含氧钛化合物层46a可以是基本上由氧化钛(例如tiox，其中对于化学计量二氧化钛，x＝2，或者x＝2+/-θ，其中θ为在0.01至0.5的范围内)构成的氧化钛层。在氮化钛层46t仅部分被氧化的情况下，含氧钛化合物层46a可以是包括氧原子比氮原子多的氮氧化钛层。氧化工艺将氮化钛层46t的多晶结构转换成无定形化合物层，无定形化合物层包括可以是氧化钛或氮氧化钛的含氧钛化合物。换句话讲，氮化钛层46t可被形成为多晶材料层，并且氮化钛层46t的氧化将多晶材料层改变成无定形材料层。因此，氮化钛层46t的柱状晶界在多晶材料转换成无定形材料期间消失。在另选实施方案中，含氧钛化合物层46a(例如，氧化钛或氮氧化钛)可直接被沉积为无定形层。在一个实施方案中，可以选择氧化条件，由此使得氮化钛层46t的仅顶部(例如，初始厚度的25％—75％)被转换成氧化钛或氮氧化钛。氮化钛层46t的底部可以作为氮化钛而保持完整。本实施方案提供的有益效果是，相比于tin由于利用tio2而导致的功函数差异被最小化，这是由于仅25％-75％的膜是tio2。由于功函数影响编程和擦除特性，因此该特性可以是显著的。

参见图9d和图10，金属填充材料沉积在多个背面凹陷部43中、至少一个背面接触沟槽79的侧壁上以及接触级电介质层73的顶面之上，以形成金属填充材料层46b。金属填充材料可通过共形沉积方法来沉积，共形沉积方法可以是例如化学气相沉积(cvd)法、原子层沉积(ald)法、无电镀法、电镀法或它们的组合。在一个实施方案中，金属填充材料层46b可以基本上由至少一种元素金属构成。金属填充材料层46b的至少一种元素金属可选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46b可以基本上由单个元素金属构成。在一个实施方案中，可采用含氟前体气体诸如wf6来沉积金属填充材料层46b。在一个实施方案中，金属填充材料层46b可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46b通过含氧钛化合物层46a而与绝缘层32和存储堆叠结构55间隔开，含氧钛化合物层46a是阻挡氟原子扩散通过的金属阻挡层。

多个导电层46可形成在多个背面凹陷部43中，并且连续的金属材料层46l可形成在每个背面接触沟槽79的侧壁上以及接触级电介质层73之上。每个导电层46包括含氧钛化合物层46a的一部分和金属填充材料层46b的一部分，这些部分位于竖直相邻对的电介质材料层之间，竖直相邻对的电介质材料层可以是一对绝缘层32、最底部绝缘层和栅电介质层12或者最顶部绝缘层和绝缘覆盖层70。连续的金属材料层46l包括含氧钛化合物层46a的连续部分和金属填充材料层46b的连续部分，这些部分位于背面沟槽79中或者接触级电介质层73上方。

每个牺牲材料层42可被导电层46替换。背面腔体79'存在于未用背面阻挡电介质层和连续金属材料层46l填充的每个背面接触沟槽79的部分中。管状电介质隔离物116侧向围绕外延沟道部分11。最底部导电层46在形成导电层46时侧向围绕每个管状电介质隔离物116。

参见图11，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合，将连续导电材料层46l的所沉积的金属材料从每个背面接触沟槽79的侧壁以及从接触级电介质层73上方加以回蚀。背面凹陷部43中所沉积的金属材料的每个保留部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。

每个导电层46可用作位于同一级的多个控制栅极电极和电互连(即电短接)位于同一级的多个控制栅极电极的字线的组合。每个导电层46内的多个控制栅极电极是包括存储堆叠结构55的竖直存储器件的控制栅极电极。换句话说，每个导电层46可以是用作多个竖直存储器件的共用控制栅极电极的字线。

在一个实施方案中，连续导电材料层46l的移除对于背面阻挡电介质层44的材料可以是选择性的。在这种情况下，背面阻挡电介质层44的水平部分可存在于每个背面接触沟槽79的底部处。通过背面阻挡电介质层44的水平部分，栅电介质层12与背面接触沟槽79可以竖直地间隔开。

在另一实施方案中，连续导电材料层46l的移除对于背面阻挡电介质层44的材料可以不是选择性的，或者可以不采用背面阻挡电介质层44。在这种情况下，栅电介质层12的顶面和/或侧壁表面在背面接触沟槽79的底部处可以物理地暴露，具体取决于栅电介质层12在连续导电材料层46l的移除期间是否不被移除或部分移除。在一个实施方案中，覆盖栅电介质层616的顶面在连续导电材料层46l的移除之后在背面接触沟槽79的底部处可以物理地暴露。背面腔体79'存在于每个背面接触沟槽79内。

参见图12a和图12b，绝缘材料层通过共形沉积工艺可形成在至少一个背面接触沟槽79中以及接触级电介质层73之上。示例性的共形沉积工艺包括但不限于化学气相沉积法和原子层沉积法。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。例如，通过低压化学气相沉积(lpcvd)法或原子层沉积(ald)法可形成绝缘材料层。绝缘材料层的厚度可以为在1.5nm至60nm的范围内，但是也可采用更小和更大的厚度。

如果背面阻挡电介质层44存在，则绝缘材料层可直接形成在背面阻挡电介质层44的表面上以及直接形成在导电层46的侧壁上。如果不采用背面阻挡电介质层44，则绝缘材料层可直接形成在绝缘层32的侧壁上以及直接形成在导电层46的侧壁上。

执行各向异性蚀刻，以从接触级电介质层73上方以及在每个背面接触沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个保留部分构成绝缘隔离物74。背面腔体79'存在于被每个绝缘隔离物74围绕的体积内。

各向异性蚀刻工艺在有或者没有蚀刻化学组成改变的情况下可以继续，以移除任选的背面阻挡电介质层44的部分和位于穿过绝缘隔离物74的开口下面的平面电介质部分616。开口被形成穿过每个背面腔体79'下面的平面电介质部分616，从而竖直地延伸背面腔体79'。半导体材料层10的顶面在每个背面接触沟槽79的底部处可以物理地暴露。每个平面电介质部分616的保留部分在本文中被称为环形电介质部分616'，其可包括半导体材料层10的半导体材料的电介质氧化物，具有均匀的厚度和贯穿的开口。

通过将电掺杂物注入半导体材料层10的物理暴露的表面部分中，在每个背面腔体79'下方的半导体材料层10的表面部分处可以形成源极区61。每个源极区61形成在位于穿过绝缘隔离物74的相应开口下面的衬底(9，10)的表面部分中。由于在注入工艺期间所注入的掺杂物原子的散布以及在随后活化退火工艺期间所注入的掺杂物原子的横向扩散，每个源极区61可以具有比穿过绝缘隔离物74的开口的横向范围大的横向范围。

在源极区61与多个外延沟道部分11之间延伸的半导体材料层10的上部构成多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在形成交替堆叠(32，46)内的导电层46时提供的最底部导电层46可包括场效应晶体管的选择栅极。每个源极区61形成在半导体衬底(9，10)的上部中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59，11，60)包括存储堆叠结构55的竖直半导体沟道60。

接触通孔结构76可以形成在每个腔体79'内。每个接触通孔结构76可以填充相应腔体79'。通过在背面接触沟槽79的保留未填充体积(即，背面腔体79')中沉积至少一种导电材料，可以形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76a和导电填充材料部分76b。导电衬垫76a可以包括导电金属衬垫，诸如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电衬垫76a的厚度可以为在3nm至30nm的范围内，但是也可采用更小和更大的厚度。导电填充材料部分76b可以包括金属或金属合金。例如，导电填充材料部分76b可以包括w、cu、al、co、ru、ni、其合金或其堆叠。

至少一种导电材料可采用上覆交替叠堆(32，46)的接触级电介质层73作为停止层加以平面化。如果采用化学机械平面化(cmp)工艺，则接触级电介质层73可被用作cmp停止层。背面接触沟槽79中至少一种导电材料的每个保留连续部分构成背面接触通孔结构76。背面接触通孔结构76延伸穿过交替堆叠(32，46)，并且接触源极区61的顶面。如果采用背面阻挡电介质层44，则背面接触通孔结构76可接触背面阻挡电介质层44的侧壁。每个金属阻挡层(如被体现为含氧钛化合物层46a)接触绝缘隔离物74的外侧壁。

参见图13a和图13b，通过接触级电介质层73并且任选地通过逆向台阶形电介质材料部分65可形成附加的接触通孔结构(88，86，8p)。例如，通过每个漏极区63上的接触级电介质层73可形成漏极接触通孔结构88。在导电层46上通过接触级电介质层73并且通过逆向台阶形电介质电材料部分65可形成字线接触通孔结构86。通过逆向台阶形电介质材料部分65直接在外围器件的相应节点上可形成外围器件接触通孔结构8p。

图14示出了tin膜和tiox膜的x射线光电子能谱(xps)。具体地讲，曲线1410示出了tin膜的x射线光电子能谱，并且曲线1420示出tiox膜的x射线光电子能谱，其中估计x为在1.8至2.0的范围内。这两个x射线光电子能谱示出了xps中峰位置的明显不同。tiox膜的xps能谱示出几乎没有氮，并且所有ti是以氧化钛化合物的形式存在。因此，大多数氮原子被移除，并且在氧化过程期间被氧原子替换。

图15a是水平剖视图中参考结构的存储区域的透射电子显微图。通过不执行将氮化钛层46t转换成含钛电介质化合物层46a的氧化过程以及通过采用采用wf6沉积的钨层作为金属填充材料层46b，从第一示例性结构导出参考结构。换句话讲，参考结构的导电层包括多晶氮化钛阻挡层和包括氟作为残余原子的钨层。

图15b是水平剖视图中第一示例性结构的物理实施方案的存储区域的透射电子显微图。第一示例性结构的物理实施方案采用通过氮化钛层的氧化而形成的氧化钛层作为含钛电介质化合物层46a，并且采用使用wf6沉积的钨层作为金属填充材料层46b。换句话讲，第一示例性结构的物理实施方案的导电层包括无定形氧化钛阻挡层和包括氟作为残余原子的钨层。

图15a和图15b的tem的比较示出tiox膜为存储器开口提供更平滑的边界。图15b示出了连续的氧化铝层，而图15b示出了不连续的氧化铝层，这据信是由从钨层扩散穿过氮化钛层的氟导致的。与图15a相比，在图15b中，钨平均晶粒尺寸也大得多，这表明由于示例性结构的无定形含钛化合物导电阻挡层46a，在钨的沉积期间，成核行为以有利的方式被根本地改变。不希望受任何特定理论的束缚，在氧化过程期间，完全(或近乎完全)移除tin层中的残余氯也可有助于降低氧化铝层上的侵蚀程度(因为氯原子蚀刻氧化铝)。

图16a示出了图15a的参考结构的组合能量色散x射线(edx)分布，其示出，由于氮化钛层的多晶结构中的晶界，氟扩散穿过氮化钛层进入存储堆叠结构中。

图16b示出了图15b的示例性结构的组合edx分布，其示出，由于氟原子被含钛电介质化合物层46a有效地停止在钨层的侧上，所以氟积聚在含钛电介质化合物层46a之外。

图17a示出了图15a的参考结构的edx分布的钛分量，其示出了氮化钛层中的间隙。因此，氮化钛层在其中具有多个开口。

图17b示出了图15b的示例性结构的edx分布的钛分量，其示出了含钛电介质化合物层46a是连续金属层。由于材料的无定形性质，所以含钛电介质化合物层46a看起来扩散。tin向tiox的转换伴随有体积膨胀约30％。这意味着，tin中的任何预先存在间隙由于体积膨胀而被tiox填充，前提条件是间隙不太大。这解释了tiox阻挡层的更连续性质。

图18a示出了图15a的参考结构的edx分布的铝分量，其示出了氧化铝层(如被体现为背面阻挡电介质层)包括间隙。

图18b示出了图15b的示例性结构的edx分布的铝分量，其示出了没有开口穿过的连续氧化铝层。因此，示例性结构提供连续的氧化铝层而没有氟原子的扩散路径。更少氯侵蚀也可有助于更厚的氧化铝膜。

图19a示出了图15a的参考结构的暗场tem图像，其示出钨层相对小的平均晶粒尺寸。

图19b示出了图15b的示例性结构的暗场tem图像，其示出钨层更大的平均晶粒尺寸。

图20a示出了图15a的参考结构的选择性区域电子衍射图案，其示出了扩散背景，指示钨层的相对小晶粒。

图20b示出了图15b的示例性结构的选择性区域电子衍射图案，其示出了暗背景和具有少量衍射峰的不连续图案，指示钨层的相对较少的晶粒取向和大的晶粒尺寸。在一个实施方案中，钨包括半导体器件的钨电极，并且阻挡层包括钨电极的阻挡。在一个实施方案中，钨电极包括存储器件(诸如上文所述的三维nand存储器件)或任何其他合适器件的字线或源极线。钨的电阻率下降多于40％，诸如与无定形阻挡层接触的41％至50％，这据信是由于与现有技术的晶体tin阻挡层上形成的钨相比，钨的晶粒尺寸更大。钨的电阻率为小于15μω×cm，诸如与阻挡层接触的12.7μω×cm至14μω×cm(而不是不接触氧化钛或氮氧化钛阻挡层的24μω×cm至25μω×cm)。

根据本公开第一实施方案，提供了用于难熔金属或过渡金属的阻挡层。阻挡层包括氧化钛或氮氧化钛。氧化钛或氮氧化钛优选为无定形的。通过氧化氮化钛阻挡层形成可具有成分tiox(其中x可以是2、小于2或大于2)的经氧化的氮化钛阻挡层，可以形成阻挡层。阻挡层还可包含一些残余氮，或者可以基本上不含氮(例如，少于2原子百分比的氮，诸如0.1至1.3原子百分比的氮)。难熔金属可以包括钨，诸如在没有氟的情况下沉积的钨或者利用含氟源诸如六氟化钨沉积的钨。钨包括接触阻挡层的层。

现有技术的tin阻挡材料没有充分地阻止f基气体扩散到存储膜的内层。这导致背面阻挡电介质(例如，al2o3)和氧化硅阻挡电介质侵蚀并使字线(wl)/存储器开口(mh)界面更粗糙。据信tin包含柱状晶粒。含f的气体可快速扩散通过tin晶界，从而导致阻挡击穿。另外，现有技术的tin阻挡材料包括显著浓度的氯，并且易侵蚀且对氧化铝造成损坏。

使用无定形阻挡材料诸如tiox或tion(ti氮氧化物)可以减少晶界并消除f的主要扩散途径。tiox或tion也是传导性的，这帮助保持低wl电阻。通过氧化现有的tin阻挡层或者通过在背面阻挡电介质(例如氧化铝)沉积之后直接沉积这个阻挡层，可以容易地形成tiox或tion。由于无定形阻挡层的改善的阻挡特性，因此可以将其制成比晶体阻挡层更薄，以抵消无定形材料与晶体材料相比的电阻率的増大。

沉积在tiox上的w的电阻率比沉积在tin上的w的电阻率(12.7对25μω×cm)低得多，如在毯覆tin/alox/sio2堆叠上测得。考虑到字线的小厚度，接近50％电阻率减小是显著的。据信w电阻率的降低是由于沉积在tiox层上的w的w晶粒尺寸更大。因此，tiox层可以使w沉积期间向存储堆叠结构的f扩散最小化。这为氧化铝和其他存储膜50和沟道60层提供了更大的保护。使用tiox层可以获得伴有50％电阻率减小的钨晶粒尺寸的显著増大。对于tion可以期望类似或更大的有益效果(因为n可提供增加的f扩散能力)。

根据本公开第二实施方案，导电(例如，金属)阻挡层可基本上由包括三元过渡金属氮化物的无定形化合物构成。三元过渡金属氮化物可基本上由过渡金属元素的第一元素、氮的第二元素和不同于第一元素和第二元素的第三元素构成。因此，三元晶体管金属氮化物可以是三元过渡金属氮化物。可以形成第二实施方案的金属阻挡层以代替含钛电介质化合物层46a。具体地讲，图9b和图9c的处理步骤可被替换为用于形成无定形三元过渡金属氮化物层的处理步骤。不希望受特定理论的束缚，据信，主要是因为氧化钛是无定形的，所以w晶粒在氧化钛上是大的。一般认为，沉积在晶体衬底上的膜的晶粒生长受到下面的晶体衬底的规则原子排列的约束，但如果衬底是无定形的，则上覆膜可自由地以能量方面最有利的构型布置其自身，这是其具有大晶粒的结晶状态。一般来讲，三元氮化物是无定形的，因此它们应当也通过与对于作为无定形材料的氧化钛所看到的相同的机制而导致大晶粒w。

参见图21a，示出了根据本公开第二实施方案的形成无定形三元过渡金属氮化物层的过程。通过以任何合适的方法诸如原子层沉积法沉积包括第一元素和第二元素(即，氮)的化合物的第一层462和包括第三元素的第二层464，可以从图9a的结构导出图21a的过程。

在一个实施方案中，第三元素可以是iiia族元素或iva族元素。例如，第三元素可以是si、ge、al、b或c。另选地，第三元素可以是v或sr。第一元素可以是ta、ti或w。第一层462的厚度可以为在0.5nm至3nm的范围内，并且第二层464的厚度可以为在0.5nm至3nm的范围内，但是也可采用更小和更大的厚度。可以选择第一层462和第二层464的厚度，由此使得在随后退火过程期间可引起第一层462和第二层464之间的完全相互扩散，以在退火过程之后形成单个均一膜。任选地，在形成第一层462和第二层464之后可以形成第一层462的至少一个附加实例和/或第二层464的至少一个附加实例。第一层464和第二层464的所有实例的总厚度可以为在2nm至8nm的范围内，但是也可采用更小和更大的厚度。

参见图21b，可执行在高温(诸如600度至1000度范围内的温度)下的退火过程，以引起第一层462和第二层464之间的原子相互扩散。可以形成包括三元过渡金属氮化物的无定形化合物的均一材料层，其在本文中被称为无定形三元过渡金属氮化物层146a。无定形三元过渡金属氮化物层146a是金属阻挡层，其在功能上取代第一实施方案的含钛电介质化合物层46a。在一个实施方案中，无定形三元过渡金属氮化物层146a可以包括选自下述各项的无定形化合物：tisin、tigen、tialn、tivn、tisrn、ticn、tibn、tasin、taaln、wsin、wcn和wbn。应当指出的是，这些化合物(即合金)的以上简化缩略词并不意味着1:1:1的原子比率。相反，以上化合物可具有下式：(m1-xax)n1+/-δ，其中0.04<×<0.2，诸如0.06<×<0.1，并且0≤δ≤0.01。符号m包括ti、ta和/或w，并且符号a包括si、ge、al、v、sr、c和/或b。

另选地，通过在反应气体流中提供无定形三元过渡金属氮化物层146a内的三个元素中的每一个，在单个沉积过程中可沉积无定形三元过渡金属氮化物层146a。

随后，可执行图9d和图10的处理步骤，以在背面凹陷部43的保留体积内形成金属填充材料层46b。金属填充材料层46b可以与第一实施方案中的相同。

无定形三元过渡金属氮化物层146a可以包括下文所述无定形化合物中的任意者。

在一个实施方案中，无定形三元过渡金属氮化物层146a可包括tisin(例如(ti1-xsix)n1+/-δ)。通过采用tin层作为第一层462以及采用非晶硅层作为第二层464可形成无定形tisin层。每个tin层的厚度可以为在0.5nm至2nm(诸如0.8nm至1.2nm)的范围内，并且每个非晶硅层的厚度可以为在0.5nm至1.2nm(诸如0.8nm至1.0nm)的范围内。可以采用多次重复的tin层和非晶硅层。中间非晶硅层中断tin层的晶界，并且移除用于f扩散的连续晶界途径。可将至少一个tin层和至少一个非晶硅层的叠堆退火以形成均一无定形膜。

在一个实施方案中，tisin中硅的原子百分比可以为在4％至20％(诸如6％至10％)的范围内，但是可以采用更小和更大的硅原子百分比。钛的原子百分比可以为在30％至46％(诸如40％-44％)的范围内。氮原子的原子百分比可以为在40％至50％的范围内。通过在原子层沉积中在ticl4脉冲和nh3脉冲之间引入硅烷或乙硅烷脉冲，可形成无定形tisin层。所沉积的tisin在650摄氏度以下保持无定形。在包括nh3或n2的环境中采用退火，可将附加的氮原子引入到tisin膜中，以进一步増强阻挡性能。

在一个实施方案中，无定形三元过渡金属氮化物层146a可包括tialn。tialn化合物以与tisin类似的方式表现无定形结构。通过采用ticl4、nh3和三甲基铝作为前体气体的原子层沉积工艺，可形成无定形tialn层。tialn膜与相同厚度的tin膜相比用作氟的更好的扩散阻挡材料，并且与作为多晶膜的tin层相比表现出更好的热稳定性。

在一个实施方案中，无定形三元过渡金属氮化物层146a可以包括其它无定形含钛三元化合物，诸如tivn、tisrn、ticn、tibn和tigen。

在一个实施方案中，无定形三元过渡金属氮化物层146a可以包括无定形含钽三元化合物，诸如taaln或tisin。通过采用ta的前体、铝的前体(诸如alcl3或三甲基铝)和含氮气体(诸如nh3)的原子层沉积工艺，可沉积无定形taaln膜。通过包括原子层沉积法在内的各种方法可形成无定形tasin膜。

在一个实施方案中，无定形三元过渡金属氮化物层146a可以包括无定形含钨三元化合物，诸如wbn、wsin或wcn。通过采用w的前体、硼、硅或碳的前体和含氮气体(诸如nh3)的原子层沉积工艺，可沉积无定形含钨三元化合物。

参见图22，示出了现有技术结构的第一膜堆叠内和根据本公开实施方案的第二膜叠堆内的氟浓度，其是通过二次离子质谱来确定的。第一膜堆叠包括钨层、tin阻挡层和氧化硅层。第二膜堆叠包括钨层、wcn阻挡层和氧化硅层。第一膜中的氟浓度由第一曲线2010示出，第二膜中的氟浓度由第二曲线2020示出。根据本公开实施方案的wcn阻挡层在相同厚度针对氟扩散提供了优异的保护。

图23是如在各种阻挡金属层上所测量的钨的电阻率的比较。第一曲线2110和第二曲线2120示出了成核在两个不同tin阻挡层上的钨的体电阻率(分别使用低氟源和高氟源)。第三曲线2130和第四曲线2140示出成核在wcn阻挡层上的低氟钨的体电阻率。本公开的无定形三元过渡金属氮化物层146a的无定形性质是传导性的，以在钨沉积期间形成大的结晶晶粒，这导致较低的体电阻率。

图23示出wcn(对比于tin)阻挡上的w的较低净电阻率。然而，该特征的主要原因是wcn层更薄，因此阻挡从阻挡自身对整体电阻率的贡献较低。wcn层较薄的原因是因为wcn层是本征更好的阻挡。因此，wcn层为了阻止f扩散所需的厚度与tin(其阻挡性能不是那么好，因此必须被制成更厚)的所需厚度相比更小。此外，可能有来自更大晶粒尺寸的贡献。

根据本公开各种实施方案，提供了一种三维存储器件，其包括：位于衬底(9，10)之上的绝缘层32和导电层46的交替堆叠(32，46)；以及延伸穿过交替堆叠(32，46)的存储堆叠结构55。存储堆叠结构55中的每一个包括存储膜50和被存储膜50侧向地围绕的竖直半导体沟道60。导电层46中的每一个包括：导电无定形阻挡层(46a或146a)，其可选自无定形化合物(例如可以基本上由无定形化合物构成)，无定形化合物选自含氧钛化合物(在含钛化合物材料层46a的情况下)和三元过渡金属氮化物，三元过渡金属氮化物基本上由过渡金属元素的第一元素、氮的第二元素和与第一元素和第二元素不同的第三元素构成(如在无定形三元过渡金属氮化物层146a的情况下)；以及通过金属阻挡层(46a或146a)而与绝缘层32和存储堆叠结构55间隔开的金属填充材料层46b。

在一个实施方案中，存储堆叠结构55中的每一个包括电荷存储层54和接触相应竖直半导体沟道60的隧穿电介质层56。在一个实施方案中，背面阻挡电介质层44可位于导电层46和绝缘层32之间，并且可从交替叠堆(32,46)中的最底层连续地延伸至交替堆叠(32，46)内的最顶层。在一个实施方案中，金属阻挡层(46a或146a)中的每一个接触背面阻挡电介质层44。

在一个实施方案中，漏极区63可接触相应的竖直半导体沟道60。源极区61可位于衬底(9，10)的上部中。半导体沟道(59，11，60)可在源极区61和漏极区63之间延伸。半导体沟道(59，11，60)包括存储堆叠结构55的竖直半导体沟道60。

绝缘隔离物74可位于延伸穿过交替堆叠(32，46)的背面沟槽79的周边。接触源极区61的背面接触通孔结构76可以位于绝缘隔离物74中。金属阻挡层(46a或146a)中的每一个可接触绝缘隔离物74的外侧壁。

在一个实施方案中，无定形化合物可以是无定形氧化钛。在另一实施方案中，无定形化合物可以是无定形氮氧化钛。

在一个实施方案中，无定形化合物可以是三元过渡金属氮化物。在一个实施方案中，第三元素是iiia族元素或iva族元素。在一个实施方案中，无定形化合物可以选自tisin、tigen、tialn、tivn、tisrn、ticn、tibn、tasin、taaln、wsin、wcn和wbn。在一个实施方案中，第一元素可以是ti、ta或w，并且第三元素可以是si、ge、al、b或c。

在一个实施方案中，金属填充材料层46b的元素金属可选自钨、钴、钌、钛和钽。在一个实施方案中，交替堆叠(32，46)可包括台面区域，其中交替堆叠(32，46)内除了最顶部导电层46之外的每个导电层46比交替堆叠(32，46)内的任何上覆导电层46横向延伸得更远。台面区域包括交替叠堆(32，46)的台阶形表面，其从交替堆叠(32，46)内最底层连续地延伸至交替堆叠(32，46)内最顶层。

本公开的示例性结构可包括三维存储器件。在一个实施方案中，三维存储器件包括竖直nand存储器件。导电层46可以包括或者可以电连接至单片三维nand存储器件的相应字线。衬底(9，10)可以包括硅衬底。竖直nand存储器件可以包括在硅衬底之上的单片三维nand串的阵列。单片三维nand串阵列的第一器件级中的至少一个存储单元(如被体现为在导电层46的某个级处的电荷存储层54的一部分)可以被定位在单片三维nand串阵列的第二器件级中的另一存储单元(如被体现为在另一导电层46的某个级处的电荷存储层54的另一部分)之上。硅衬底可以包含集成电路，集成电路包括用于位于其上的存储器件的驱动电路。导电层46可以包括多个控制栅极电极，多个控制栅极电极具有基本上平行于例如在一对背面沟槽79之间的衬底(9，10)的顶面延伸的条带形状。多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。单片三维nand串的阵列可以包括：多个半导体沟道(59，11，60)，其中多个半导体沟道(59，11，60)中的每一个的至少一个末端部分60基本上垂直于衬底(9，10)的顶面延伸；和多个电荷存储元件(如被体现为电荷捕获材料部分)。每个电荷存储元件可以位于多个半导体沟道(59，11，60)中的相应一个附近。

本公开的各种无定形阻挡层(46a或146a)提供优异的氟阻挡特性，这是由于不存在现有技术器件中采用的tin层中所存在的柱状晶粒结构。通过使用本公开的无定形阻挡层(46a或146a)来减少导电层46和绝缘层32之间的氟扩散可提供具有増强的可靠性和/或性能的三维存储器件。

根据本公开的另一方面，可采用包括多晶金属阻挡层和无定形阻挡层的阻挡层叠堆来提供对氟扩散的抵抗，并且在采用含氟前体气体用于金属(例如，钨)沉积的随后金属沉积工艺期间引起大的晶粒生长。无定形阻挡层在金属沉积期间可能被消耗或者可能不被消耗。

参见图24a，示出了根据本公开第一实施方案的示例性结构的区域，其中晶体阻挡层形成在无定形阻挡层之上。通过背面阻挡电介质层44的任选沉积和随后沉积第一阻挡层堆叠(561，564)，从图8中所示的示例性结构导出第一实施方案的示例性结构。如果采用背面阻挡电介质层44，则第一阻挡层堆叠(561，564)沉积在背面阻挡电介质层44的外表面之上并且直接沉积在背面阻挡电介质层44的外表面上。如果不采用背面阻挡电介质层44，则第一阻挡层堆叠(561，564)直接沉积在绝缘层32的表面和存储堆叠结构55的侧壁上。

第一阻挡层堆叠(561，564)包括无定形阻挡层561和多晶金属(即，导电)阻挡层564。在一个实施方案中，无定形阻挡层561可沉积在绝缘层32的表面和存储堆叠结构55的侧壁之上，并且多晶金属阻挡层564可直接沉积在无定形阻挡层561上。

无定形阻挡层561和多晶金属阻挡层564可以具有不同的材料组成，或者可以具有相同的材料组成但具有不同的结晶度。无定形阻挡层561可以是金属导电无定形材料层或非导电无定形材料层。在一个实施方案中，无定形阻挡层561包括无定形金属氮化物材料，诸如tisin、ticn、tibn、tialn、wcb、wbn、tigebn、无定形tin、其合金或其层堆叠。在另一实施方案中，无定形阻挡层561包括无定形金属氧化物，诸如tiox和taoy，其中x为在1.7至2.3的范围内并且y为在1.8至2.8的范围内。在又一实施方案中，无定形阻挡层561包括氮化硅，即si3n4。

无定形阻挡层561可采用共形沉积工艺诸如低压化学气相沉积(lpcvd)法或原子层沉积法来沉积。在一个实施方案中，通过沉积一个或多个金属或非金属单层的沉积步骤和随后氮化或氧化步骤的至少一个循环，可以形成无定形阻挡层561，在随后氮化或氧化步骤中，一个或多个金属或非金属单层被氮化或氧化。可以重复沉积步骤和氮化或氧化步骤的多个循环。例如，无定形阻挡层561可以是利用不含氯的前体诸如四(二甲基酰氨基)钛(tdmat)形成的氧化钛无定形阻挡层。使用无cl前体具有减少对下面可能被含cl气体蚀刻的氧化铝膜侵蚀的有益效果。无定形阻挡层561可被形成为覆盖下面表面(其可包括背面阻挡电介质层44的表面或者绝缘层32的表面和存储堆叠结构55的侧壁)的100％的连续材料层，或者可覆盖小于100％(诸如，50％至99％)，其中所覆盖的百分比是被覆盖面积除以下面表面的总面积。无定形阻挡层561的平均厚度可以为在0.5nm至4nm的范围内，诸如0.7nm至3nm的范围内，但是也可采用更小和更大的平均厚度。

在一个实施方案中，多晶金属阻挡层564包括多晶金属导电材料。在一个实施方案中，多晶金属阻挡层564包括选自tin、tan、wn、ti和ta、其合金及其层堆叠的材料。多晶金属阻挡层564可采用共形沉积工艺诸如低压化学气相沉积(lpcvd)法或原子层沉积法来沉积。在一个实施方案中，通过沉积一个或多个金属单层的沉积步骤和随后氮化的至少一个循环，可以形成多晶金属阻挡层564，在随后氮化中，一个或多个金属或非金属单层被氮化。可以重复沉积步骤和氮化步骤的多个循环。多晶金属阻挡层564可被形成为连续材料层。多晶金属阻挡层564的平均厚度可以为在0.5nm至3nm的范围内，诸如0.7nm至2nm的范围内，但是也可采用更小和更大的平均厚度。

随后，金属填充材料层可以直接沉积在多晶金属阻挡层564上，如图24b所示。图25a至图25d顺序地示出了在图24a中所示示例性结构上形成导电层46期间背面凹陷部43的一部分。

参见图25a，用于金属材料沉积的前体气体被提供到示例性结构被加载在其中的处理室中。前体气体可以包括含有要沉积的金属元素和至少一个氟原子的分子。例如，如果要将钨作为金属材料沉积，则前体气体可以是六氟化钨，即wf6。箭头示意性地示出将前体气体施加到多晶金属阻挡层564的物理暴露表面。

参见图25b，前体气体在多晶金属阻挡层564的表面上分解以沉积金属材料，金属材料可以是元素金属诸如钨。可采用化学气相沉积工艺或原子层沉积工艺来沉积金属材料。金属填充材料层46b由在形成第一阻挡层堆叠(561，564)之后保留的背面凹陷部43的保留体积内的所沉积金属材料形成。金属填充材料层46b直接沉积在多晶金属阻挡层564的表面上。金属填充材料层46b沉积作为具有晶界gb的多晶材料层，其在图25b中示意性地示出。

不希望受特定理论的束缚，据信无定形阻挡层561诸如无定形氧化钛层对于氟扩散进入存储膜中提供増强的阻挡，这是由于无定形阻挡层没有据信是氟扩散渠道的晶界。此外，本公开的发明人实验证实，直接在无定形阻挡层564上生长的多晶金属阻挡层564诸如多晶氮化钛层具有比在下面的多晶材料上生长的多晶金属阻挡层更大的晶粒尺寸。多晶金属阻挡层564中较大的晶粒尺寸减少了晶界的数量并且减少氟扩散通过多晶金属阻挡层564的晶界的量并且降低多晶金属阻挡层564的电阻率。tin层的大晶粒尺寸是期望的，因为tin层的大晶粒尺寸由于更少的晶界而减小f扩散，并且可进一步促进形成大晶粒钨层。

此外，据信随后在大晶粒多晶金属阻挡层564的表面上生长的导电层46诸如钨层具有改善的粘附性、改善的间隙填充特性和较低的粗糙度。据信这导致改善的器件性能。多晶金属阻挡层564也保护无定形阻挡层561在可能使用可蚀刻无定形阻挡层561的六氟化钨前体的导电层46沉积期间不被蚀刻掉。本公开的发明人实验验证，所沉积的金属当沉积在大晶粒阻挡层上时(与小晶粒阻挡相比)具有较低的电阻率。不希望受特定理论的束缚，据信大晶粒尺寸阻挡材料促进大晶粒尺寸钨或其他金属的形成。

参见图25c，沉积过程继续，直到背面凹陷部43的整个保留体积被金属填充材料层46b填充。在所沉积金属材料的两个生长表面相交的位置处可形成接缝(未示出)。图24b所示的结构在形成金属填充材料层46b的沉积过程之后形成。图24b的步骤中的示例性结构包括填充背面凹陷部43的导电层46和形成在背面沟槽79的周边处和接触级层73之上的连续金属材料层46l(在图10中示出)。

随后，可执行图11、图12a和图12b的处理步骤以在每个背面沟槽79内形成绝缘隔离物74和接触通孔结构76。

在一个实施方案中，无定形阻挡层561可以包括在形成无定形阻挡层561的处理步骤(例如，图24a的处理步骤)中所提供的无定形材料。图26a示出了在示例性构型中形成背面接触通孔结构76之后的示例性结构的区域，其中在形成接触通孔结构76之后，无定形阻挡层561存在于示例性结构内。

另选地，无定形阻挡层561可在示例性结构上执行的热循环(诸如用于减小导电层的电阻率的退火和/或激活源极区61中电掺杂物的活化退火)期间被转换成多晶阻挡层562，如图25d所示。图26b示出了在另一示例性构型中形成背面接触通孔结构76之后的示例性结构的区域，其中在形成接触通孔结构76之后，多晶阻挡层562存在于示例性结构内。多晶阻挡层562可以包括组成与多晶金属阻挡层564的材料不同或相同的材料。多晶阻挡层562可以包括上文所述的导电金属氮化物、非导电金属氮化物、导电金属氧化物或非导电金属氧化物。

参见图27a，示出了根据本公开第二实施方案的示例性结构的区域，其中无定形和多晶阻挡层562、564的次序与第一实施方案相比反转。通过背面阻挡电介质层44的任选沉积和随后沉积第二阻挡层堆叠(562，563)，从图8中所示的示例性结构导出第二实施方案的结构。如果采用背面阻挡电介质层44，则第二阻挡层堆叠(562，563)沉积在背面阻挡电介质层44的外表面之上并且直接沉积在背面阻挡电介质层44的外表面上。如果不采用背面阻挡电介质层44，则第二阻挡层堆叠(562，563)直接沉积在绝缘层32的表面和存储堆叠结构55的侧壁上。

第二阻挡层堆叠(562，563)包括多晶金属(即，导电)阻挡层562和无定形阻挡层563。在一个实施方案中，多晶金属阻挡层562可沉积在绝缘层32的表面和存储堆叠结构55的侧壁之上，并且无定形多阻挡层563可直接沉积在多晶金属阻挡层562上。

在一个实施方案中，多晶金属阻挡层562和无定形阻挡层563可以具有不同的材料组成，或者可以具有相同的材料组成但具有不同的结晶度。多晶金属阻挡层562包括多晶金属导电材料。在一个实施方案中，多晶金属阻挡层562包括选自tin、tan、wn、ti和ta、其合金及其层堆叠的材料。多晶金属阻挡层562可采用共形沉积工艺诸如低压化学气相沉积(lpcvd)法或原子层沉积法来沉积。在一个实施方案中，通过沉积一个或多个金属单层的沉积步骤和随后氮化的至少一个循环，可以形成多晶金属阻挡层562，在随后氮化中，一个或多个金属或非金属单层被氮化。可以重复沉积步骤和氮化步骤的多个循环。多晶金属阻挡层562可形成为连续材料层。多晶金属阻挡层562的平均厚度可以为在0.5nm至3nm的范围内，诸如0.7nm至2nm的范围内，但是也可采用更小和更大的平均厚度。

在一个实施方案中，无定形阻挡层563可以是金属导电无定形材料层或非导电无定形材料层。在一个实施方案中，无定形阻挡层563包括无定形金属氮化物材料，诸如tisin、ticn、tibn、tialn、wcb、wbn、tigebn、无定形tin、其合金或其层堆叠。在另一实施方案中，无定形阻挡层563包括无定形金属氧化物，诸如tiox和taoy，其中x为在1.7至2.3的范围内并且y为在1.8至2.8的范围内。在又一实施方案中，无定形阻挡层563包括氮化硅，即si3n4。

无定形阻挡层563可采用共形沉积工艺诸如低压化学气相沉积(lpcvd)法或原子层沉积法来沉积。可采用与第一阻挡层堆叠(561，564)中的无定形阻挡层561相同的处理步骤来沉积第二阻挡层堆叠(562，563)中的无定形阻挡层563。无定形阻挡层563可形成为覆盖多晶金属阻挡层562的下方表面的100％的连续材料层，或者可具有小于100％的覆盖率。无定形阻挡层563的平均厚度可以为在0.5nm至4nm的范围内，诸如0.7nm至3nm的范围内，但是也可采用更小和更大的平均厚度。

随后，金属填充材料层可以直接沉积在第二阻挡层堆叠(562，563)上，如图27b所示。图28a至图28c顺序地示出了在图27a中所示示例性结构上形成导电层46期间背面凹陷部43的一部分。

参见图28a，用于金属材料沉积的前体气体被提供到示例性结构被加载在其中的处理室中。前体气体可以包括含有要沉积的金属元素和至少一个氟原子的分子。例如，如果要将钨作为金属材料沉积，则前体气体可以是六氟化钨，即wf6。箭头示意性地示出将前体气体施加到无定形阻挡层563的物理暴露表面。可采用化学气相沉积工艺或原子层沉积工艺来沉积金属材料。

在一个实施方案中，前体气体可在金属材料的成核期间部分或完全地蚀刻无定形阻挡层563。例如，前体气体内的氟基团可在成核阶段期间有效地蚀刻无定形阻挡层563的材料，在成核阶段中，金属材料的团簇沉积成隔离的岛。

参见图28b，无定形阻挡层563可在金属材料沉积过程的成核阶段期间被完全移除，并且金属填充材料层46b可直接形成在多晶金属阻挡层562的整个外表面上。另选地，无定形阻挡层563的保留部分的分立的岛可存在于多晶金属阻挡层562与金属填充材料层46b之间的界面处。金属填充材料层46b沉积成具有晶界gb的多晶材料层。

虽然无定形阻挡层563的主要部分在金属填充材料层46b的成核期间被移除，但是无定形阻挡层563的无定形结构具有増大金属填充材料层46b的平均晶粒尺寸的效应。不希望受任何特定理论的束缚，据信无定形阻挡层563的无定形结构具有在金属填充材料层46b的材料成核期间提供无定形模板的效果。在这种情况下，金属填充材料层46b的所沉积金属材料可以形成在具有较大晶粒的无定形表面上。一旦无定形阻挡层被蚀刻掉，金属填充材料层46b的沉积就从多晶金属阻挡层562继续。不希望受特定理论的束缚，这据信形成具有改善的粘附性、改善的间隙填充特性和较低粗糙度的金属填充材料层46b。在形成钨(或另一金属)的第一少量大晶粒单层期间，无定形阻挡层563不是瞬时被蚀刻，而是在可能是部分或完全的最终移除之前保持足够久。在钨(或另一金属)的此类第一单层的沉积期间，无定形阻挡层563被逐渐蚀刻。然而，在形成钨的第一单层之后不需要无定形阻挡层563的材料，因为已经形成的钨的大晶粒单层能够促进在钨沉积过程的保留部分期间形成大晶粒钨的附加层。因此，无定形阻挡层563是牺牲部件，并不必须(虽然可以)在钨沉积过程结束时存在。

在一个实施方案中，金属填充材料层46b可以以具有比多晶金属阻挡层562内的平均晶粒尺寸大的平均晶粒尺寸的多晶结构被沉积。多晶金属阻挡层562充当字线的扩散阻挡。在一个实施方案中，金属填充材料层46b内晶粒的平均横向大小可以比多晶金属阻挡层562内晶粒的平均横向大小大大于2和/或3和/或4和/或5的系数。

参见图28c，沉积过程继续，直到背面凹陷部43的整个保留体积被金属填充材料层46b填充。在所沉积金属材料的两个生长表面相交的位置处可形成接缝(未示出)。图27b所示的结构在形成金属填充材料层46b的沉积过程之后形成。图27b的步骤中的示例性结构包括填充背面凹陷部43的导电层46和形成在背面沟槽79的周边处和接触级层73之上的连续金属材料层46l(在图10中示出)。任选地，可将金属填充材料层46b退火以减小其电阻率。

随后，可执行图11、图12a和图12b的处理步骤以在每个背面沟槽79内形成绝缘隔离物74和接触通孔结构76。图29示出了在形成背面接触通孔结构76之后的示例性结构的区域。

参见图30a，示出了根据本公开第三实施方案的示例性结构的区域，其包含由晶体阻挡层分开的两个无定形阻挡层。通过背面阻挡电介质层44的任选沉积和随后沉积第三阻挡层堆叠(561，564，565)，从图8中所示的示例性结构导出第三实施方案的结构。如果采用背面阻挡电介质层44，则第三阻挡层堆叠(561，564，565)沉积在背面阻挡电介质层44的外表面之上并且直接沉积在背面阻挡电介质层44的外表面上。如果不采用背面阻挡电介质层44，则第三阻挡层堆叠(561，564，565)直接沉积在绝缘层32的表面和存储堆叠结构55的侧壁上。

第三阻挡层堆叠(561，564，565)包括在本文中被称为第一无定形阻挡层561的无定形阻挡层、多晶金属阻挡层564和第二无定形阻挡层565。第三阻挡层堆叠(561，564，565)内的第一无定形阻挡层561可以与第一阻挡层堆叠(561，564)内的无定形阻挡层561相同，并且第三阻挡层堆叠(561，564，565)内的多晶金属阻挡层564可以与第一阻挡层堆叠(561，564)内的多晶金属阻挡层564相同。因此，通过沉积附加的第二无定形阻挡层565，可以从第一阻挡堆叠(561，564)导出第三阻挡层堆叠(561，564，565)。第一无定形阻挡层561可沉积在绝缘层32的表面和存储堆叠结构55的侧壁之上，多晶金属阻挡层564可沉积在第一无定形阻挡层561上，并且第二无定形阻挡层565可直接沉积在多晶金属阻挡层564上。

多晶金属阻挡层564可以具有与第一无定形阻挡层561的组成和第二无定形阻挡层565的组成不同或者相同的组成。第一无定形阻挡层和第二无定形阻挡层(561，565)的组成可以是相同或不同的。

第一无定形阻挡层561可以是金属导电无定形材料层或非导电无定形材料层。第一无定形阻挡层561可以包括可用于第一阻挡堆叠(561，564)的无定形阻挡层561的任何材料，并且可由可用于形成第一阻挡堆叠(561，564)的无定形阻挡层561的任何沉积方法形成。第一无定形阻挡层561可形成为覆盖下方表面的100％的连续材料层，或者可覆盖下方表面小于100％。第一无定形阻挡层561的平均厚度可以为在0.5nm至4nm的范围内，诸如0.7nm至3nm的范围内，但是也可采用更小和更大的平均厚度。

多晶金属阻挡层564包括多晶金属导电材料。多晶金属阻挡层564可以包括可用于第一阻挡堆叠(561，564)的多晶金属阻挡层564的任何材料，并且可由可用于形成第一阻挡堆叠(561，564)的多晶金属阻挡层564的任何沉积方法形成。多晶金属阻挡层564可以是提供下面第一无定形阻挡层561的100％覆盖的连续材料层。多晶金属阻挡层564的平均厚度可以为在0.5nm至3nm的范围内，诸如0.7nm至2nm的范围内，但是也可采用更小和更大的平均厚度。

第二无定形阻挡层565可采用共形沉积工艺诸如低压化学气相沉积(lpcvd)法或原子层沉积法来沉积。可采用与第一阻挡层堆叠(561，564)中的无定形阻挡层561相同的处理步骤来沉积第三阻挡层堆叠(561，564，565)中的第二无定形阻挡层565。无定形阻挡层565可形成为覆盖多晶金属阻挡层564的下方表面的100％的连续材料层，或者可具有小于100％的覆盖率。无定形阻挡层565的平均厚度可以为在0.5nm至4nm的范围内，诸如0.7nm至3nm的范围内，但是也可采用更小和更大的平均厚度。

随后，金属填充材料层可以直接沉积在第三阻挡层堆叠(561，564，565)上，如图30b所示。图31a至图31d顺序地示出了在图30a中所示示例性结构上形成导电层46期间背面凹陷部43的一部分。

参见图31a，用于金属材料沉积的前体气体被提供到示例性结构被加载在其中的处理室。前体气体可以包括含有要沉积的金属元素和至少一个氟原子的分子。例如，如果要将钨作为金属材料沉积，则前体气体可以是六氟化钨，即wf6。箭头示意性地示出将前体气体施加到第二无定形阻挡层565的物理暴露表面。可采用化学气相沉积工艺或原子层沉积工艺来沉积金属材料。

在一个实施方案中，前体气体可在金属材料的成核期间部分或完全地蚀刻第二无定形阻挡层565。例如，前体气体内的氟基团可在成核阶段期间有效地蚀刻第二无定形阻挡层565的材料，在成核阶段中，金属材料的团簇沉积成隔离的岛。

参见图31b，第二无定形阻挡层565可在金属材料沉积过程的成核阶段期间被完全移除，并且金属填充材料层46b可直接形成在多晶金属阻挡层564的整个外表面上。另选地，第二无定形阻挡层565的保留部分的分立的岛可存在于多晶金属阻挡层564与金属填充材料层46b之间的界面处。金属填充材料层46b沉积成具有晶界gb的多晶材料层。

虽然第二无定形阻挡层565的主要部分在金属填充材料层46b的成核期间被移除，但是无定形阻挡层565的无定形结构具有増大金属填充材料层46b的平均晶粒尺寸的效应。不希望受任何特定理论的束缚，据信第二无定形阻挡层565的无定形结构具有在金属填充材料层46b的材料成核期间提供无定形模板的效果。在这种情况下，金属填充材料层46b的所沉积金属材料可以沉积在具有较大晶粒的无定形表面上。一旦无定形阻挡层565被蚀刻掉，金属填充材料层46b的沉积就从多晶金属阻挡层564继续。不希望受特定理论的束缚，这据信形成具有改善的粘附性、改善的间隙填充特性和较低粗糙度的金属填充材料层46b。

在一个实施方案中，金属填充材料层46b可以以具有比多晶金属阻挡层564内的平均晶粒尺寸大的平均晶粒尺寸的多晶结构被沉积。在一个实施方案中，金属填充材料层46b内晶粒的平均横向大小可以比多晶金属阻挡层564内晶粒的平均横向大小大大于2和/或3和/或4和/或5的系数。

参见图31c，沉积过程继续，直到背面凹陷部43的整个保留体积被金属填充材料层46b填充。在所沉积金属材料的两个生长表面相交的位置处可形成接缝(未示出)。图30b所示的结构在形成金属填充材料层46b的沉积过程之后形成。图30b的步骤中的示例性结构包括填充背面凹陷部43的导电层46和形成在背面沟槽79的周边处和接触级层73之上的连续金属材料层46l(在图10中示出)。任选地，可将金属填充材料层46b退火以减小其电阻率。

随后，可执行图11、图12a和图12b的处理步骤以在每个背面沟槽79内形成绝缘隔离物74和接触通孔结构76。

在一个实施方案中，第一无定形阻挡层561可以包括在形成无定形阻挡层561的处理步骤(例如，图30a的处理步骤)中所提供的无定形材料。图32a示出了在示例性构型中形成背面接触通孔结构76之后的示例性结构的区域，其中在形成接触通孔结构76之后，包括无定形材料的第一无定形阻挡层561存在于示例性结构内。

另选地，第一无定形阻挡层561可在示例性结构上执行的热循环(诸如激活源极区61中电掺杂物的活化退火)期间被转换成多晶阻挡层662，如图31d所示。图32b示出了在另一示例性构型中形成背面接触通孔结构76之后的示例性结构的区域，其中在形成接触通孔结构76之后，多晶阻挡层662存在于示例性结构内。多晶阻挡层662可以包括组成与多晶金属阻挡层564的材料不同或相同的材料。多晶阻挡层662可以包括导电金属氮化物、非导电金属氮化物、导电金属氧化物或非导电金属氧化物。

参见图33，比较形成在两个不同的下方表面上的两个样本钨层的平均晶粒尺寸(由左侧竖直轴线指示)和电阻率(单位为μ欧姆-厘米)。第一样本钨层可沉积在3nm厚tin层上以提供参考结构。第二样本钨层可沉积在包括下面2nm厚无定形阻挡层和上覆1nm厚多晶tin阻挡层的本公开第一阻挡层堆叠上。第一样本钨层具有约30nm的平均晶粒尺寸，而第二样本钨层具有约80nm的平均晶粒尺寸。此外，第一样本钨层具有约33μ欧姆-厘米的电阻率，而第二样本钨层具有约15μ欧姆-厘米的电阻率。因此，据信无定形阻挡层増大沉积在多层阻挡膜上的钨层的平均晶粒尺寸并减小电阻率。

本公开的各种阻挡层堆叠可被结合到本公开的三维存储器件或其变体中。根据本公开各种实施方案，提供了一种三维存储器件，其包括：位于衬底(9，10，61)之上的绝缘层32和导电层46的交替堆叠；以及延伸穿过交替堆叠(32，46)的存储堆叠结构55，其中存储堆叠结构55中的每一个包括存储膜50和被存储膜50侧向围绕的竖直半导体沟道60。导电层46中的每一个包括：包括晶体金属阻挡层564和无定形阻挡层561的阻挡层堆叠(561，564)；以及通过阻挡层堆叠(561，564)而与绝缘层32和存储堆叠结构55间隔开的金属填充材料层46b。

在一个实施方案中，金属填充材料层46b具有比多晶金属阻挡层564内的平均晶粒尺寸大的平均晶粒尺寸。在一个实施方案中，多晶金属阻挡层564通过无定形阻挡层561与存储堆叠结构55间隔开。在一个实施方案中，可提供背面阻挡电介质层44，其包括设置在存储堆叠结构55和阻挡层堆叠(561，564)之间的竖直部分以及设置在绝缘层32和阻挡层堆叠(561，564)之间的水平部分。在一个实施方案中，多晶金属阻挡层564可包括选自tin、tan、wn、ti和ta的材料，并且无定形阻挡层561可包括选自tisin、ticn、tibn、tialn、wcb、wbn、tigebn、无定形tin、tiox和taoy的材料，其中x为在1.7至2.3的范围内并且y为在1.8至2.8的范围内。

可以采用本公开的阻挡层堆叠来代替上文所述的无定形阻挡层。与晶体阻挡相比，无定形阻挡提供更大的晶粒w生长、更低的w电阻率、更平滑的存储器开口/字线界面以及f的更低晶界扩散通过体w。相反，与无定形阻挡相比，晶体阻挡层在钨沉积期间提供更低的氟蚀刻速率、更好的w填充和粘附性以及更低的阻挡电阻率。多层阻挡结构相比于单层阻挡提供协同优点，诸如良好的f阻挡、大晶粒/低电阻率w形成以及w的良好粘附性。

参见图34a，对于第四实施方案示出了围绕背面凹陷部43的区域，其中采用包含三元过渡金属氮化物诸如三元硼和过渡金属氮化物的第四阻挡堆叠246a代替上文所述的第一阻挡堆叠、第二阻挡堆叠或第三阻挡堆叠。通过背面阻挡电介质层44的任选沉积和随后沉积第四阻挡层堆叠245a，可以从图8中所示的示例性结构导出图34a所示的示例性结构。如果采用背面阻挡电介质层44，则第四阻挡堆叠246a沉积在背面阻挡电介质层44的外表面之上并且直接沉积在背面阻挡电介质层44的外表面上。如果不采用背面阻挡电介质层44，则第四阻挡堆叠246a直接沉积在绝缘层32的表面和存储堆叠结构55的侧壁上。

第四阻挡堆叠246a可以是交替阻挡堆叠，即，第一部件阻挡层和第二部件阻挡层的堆叠。在一个实施方案中，第一部件阻挡层可以是氮化钛层761，并且第二部件阻挡层可以是含硼层762。交替执行用于沉积氮化钛层761的工艺和用于形成含硼层762的工艺以形成第四阻挡堆叠246a的交替阻挡堆叠。

氮化钛层761中的每一个可以在化学气相沉积(cvd)工艺或原子层沉积(ald)工艺中采用含钛前体气体和含氮前体来沉积。示例性的含钛前体气体包括四(二甲基酰氨基)钛(tdmat)、ti(netme)4(temati)、四氯化钛(tic14)、四碘化钛(tii4)和四氟化钛(tif4)。含氮前体可以是例如氨。每个氮化钛层761的厚度可以为在0.4nm至2.5nm的范围内，诸如在0.6nm至2.0nm的范围内，但是也可采用更小和更大的厚度。

含硼层762中的每一个可以通过氮化钛层761之一的表面上含硼前体的分解来形成。含硼前体可以是b2h6、bcl3或其他含硼气体。源自含硼前体气体的解离的硼原子可以被吸附在下面的氮化钛层761上。任选地，可执行随后氮化过程以将所吸附的硼原子转换成硼氮化合物(例如氮化硼(bn))。因此，含硼层762中的每一个可以通过氮化钛层761之一的表面上含硼前体的分解来形成。另选地，氮化硼层可以从含硼和含氮前体沉积。含硼层762可以包括原子硼和/或bn。含硼层762的相可以是无定形的或多晶的。每个含硼层762可以具有在0.01nm至0.5nm的范围内的厚度。每个含硼层762可以形成为连续层或分立的岛。通过将总硼原子或硼化合物的覆盖范围乘以硼原子或硼化合物的单层的厚度，可以计算每个含硼层762的厚度。

第四阻挡堆叠246a的总厚度可以为在1.5nm至6.0nm的范围内，诸如在3.0nm至5.0nm的范围内。通过选择含硼层762的总数和每个含硼层762吸附的硼原子的总量，可以调整第四阻挡堆叠246a中的平均硼浓度。第四阻挡堆叠246a中含硼层762的总数可以为在1至10的范围内，诸如在2至6的范围内。第四阻挡堆叠246a可以以氮化钛层761或含硼层762终止。含硼层762中的硼原子可以作为硼原子和/或作为硼氮化合物诸如bn而存在。

参见图34b，用于金属材料沉积的前体气体被提供到示例性结构利用cvd或ald被加载在其中的处理室。前体气体可以包括含有要沉积的金属元素和至少一个氟原子的分子。例如，如果要将钨作为金属材料沉积，则前体气体可以是六氟化钨，即wf6。另选地，相反可以使用有机前体wcl6或wcl5。前体气体被施加到第四阻挡堆叠246a的物理暴露表面。优选地，在钨沉积期间没有使用含硼或含硅气体诸如硅烷(sih4)或b2h6，并且没有形成含硼或含硅的钨成核层。因此，可省略电阻率较高的含硼或含硅的钨成核层。

前体气体在第四阻挡堆叠246a的表面上分解以沉积金属材料，金属材料可以是元素金属诸如钨。在一个实施方案中，可以在物理暴露的最顶部含硼层762上或者在扩散通过最顶部氮化钛层761之后在最顶部氮化钛层761的顶面上提供硼原子。硼原子可有利于金属材料在沉积过程的初始阶段中成核。例如，如果采用wf6、wcl5或wcl6作为钨沉积的前体气体，则硼原子有利于钨在第四阻挡堆叠246a的物理暴露表面上的成核。

金属填充材料层46b由在形成第四阻挡堆叠246a之后保留的背面凹陷部43的保留体积内的所沉积金属材料形成。金属填充材料层46b直接沉积在第四阻挡堆叠246a的表面上。金属填充材料层46b沉积成具有晶界gb的多晶材料层。

本公开的发明人制造并测试了采用第四阻挡堆叠246a的示例性结构的样本。在形成氮化钛层761和含硼层762的交替叠堆之后，通过原子层沉积来沉积钨，而不采用任何成核层。由这个方法沉积的钨的电阻率对于20nm钨厚度为约22μ欧姆-厘米。相比之下，没有硼并且不采用任何成核层的沉积在常规tin阻挡层上的钨对于20nm钨厚度示出约42μ欧姆-厘米的电阻率。该测试表明，本公开的第四阻挡堆叠246a可以降低沉积在其上的金属的电阻率。

任选地，可将第四阻挡堆叠246a的交替阻挡堆叠退火以引起硼部分地扩散穿过第四阻挡堆叠246a。在这种情况下，第四阻挡堆叠246a可被至少转换成三元过渡金属和含硼氮化物阻挡层，诸如硼氮化钛(tibn)层346a。在一个实施方案中，tibn层346可以具有成分tizb1-zn，其中z为大于零并且小于一。在一个实施方案中，tibn层346可以具有根据与绝缘层32中最近侧者的距离或者根据与存储堆叠结构55的最近侧表面的距离而变化(例如，波动)的硼浓度(即，z根据厚度变化的值，诸如z根据厚度的增大的、减小的和增大的值)。通过tibn层346a的厚度的硼浓度分布中的峰的总数可以与如在第四阻挡堆叠246a中所提供的含硼层762的总数相同。

根据本公开的一个方面，提供了一种三维存储器件，其包括：位于衬底(9，10，61)之上的绝缘层32和导电层46的交替堆叠；以及延伸穿过交替堆叠(32，46)的存储堆叠结构55，其中存储堆叠结构55中的每一个包括存储膜50和被存储膜50侧向围绕的竖直半导体沟道60。导电层46中的每一个包括至少三元过渡金属硼氮化物阻挡层346a和通过阻挡层346a而与绝缘层32和存储堆叠结构55间隔开的金属填充材料层46b。在一个实施方案中，至少三元过渡金属硼氮化物阻挡层346a包括硼氮化钛层，其中硼浓度根据层的厚度而波动。

在第四阻挡堆叠246a在氮化钛层761内开始且以另一氮化钛层761终止的情况下，tibn层346a内的钛浓度在与绝缘层32中最近侧者的界面处以及在与金属填充材料层46b中最近侧者的界面处具有局部峰值。在第四阻挡堆叠246a在氮化钛层761内开始且以含硼层终止的情况下，tibn层346a内的硼浓度在与金属填充材料层46b中最近侧者的界面处具有局部峰值。

采用第一阻挡堆叠至第四阻挡堆叠中任意者的每个示例性结构可包括三维存储器件。三维存储器件可包括竖直nand存储器件。导电层46可以包括或者可以电连接至单片三维nand存储器件的相应字线。衬底(9，10)可以包括硅衬底。竖直nand存储器件可以包括在硅衬底之上的单片三维nand串的阵列。单片三维nand串阵列的第一器件级中的至少一个存储单元(如被体现为在导电层46的某个级处的电荷存储层54的一部分)可以被定位在单片三维nand串阵列的第二器件级中的另一存储单元(如被体现为在另一导电层46的某个级处的电荷存储层54的另一部分)之上。硅衬底可以包含集成电路，集成电路包括用于位于其上的存储器件的驱动电路。导电层46可以包括多个控制栅极电极，多个控制栅极电极具有基本上平行于例如在一对背面沟槽79之间的衬底(9，10)的顶面延伸的条带形状。多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。单片三维nand串的阵列可以包括：多个半导体沟道(59，11，60)，其中多个半导体沟道(59，11，60)中的每一个的至少一个末端部分60基本上垂直于衬底(9，10)的顶面延伸；和多个电荷存储元件(如被体现为电荷捕获材料部分)。每个电荷存储元件可以位于多个半导体沟道(59，11，60)中的相应一个附近。

虽然前述内容涉及特定优选实施方案，但是应当理解，本公开并不因此受到限制。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出了采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类置换不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。