半导体装置的制作方法

本发明涉及半导体装置，特别涉及具有超级结构造的半导体装置。

背景技术：

作为在功率电子技术中使用的半导体装置，在半导体基板的两面具有电极的纵型元件是主流，例如mosfet(metaloxidesemiconductorfieldeffecttransistor：金属氧化物半导体场效应晶体管)或者igbt(insulatedgatebipolartransistor：绝缘栅极双极性晶体管)是典型的例子。通常的纵型mosfet在成为截止状态时，在漂移层中耗尽层延伸，其作为耐压层发挥功能。在漂移层的厚度变小或者漂移层的杂质浓度变高时，仅能够形成薄的耗尽层，所以元件的耐压降低。另一方面，在mosfet是导通状态时，流过通过了半导体基板和漂移层的电流，该电流接受的电阻被称为导通电阻。漂移层具有的电阻、即漂移电阻高于半导体基板的电阻，所以是mosfet的主要的电阻分量之一。因此，通过降低漂移电阻，能够实质上降低导通电阻。为此的典型的方法是减小漂移层的厚度或者提高漂移层的杂质浓度。根据以上情况，在高的耐压与低的导通电阻之间，存在折衷关系。

作为能够解决该耐压与导通电阻之间的折衷关系的构造，提出了超级结构造。在超级结构造的情况下，在漂移层中，沿着与电流流过的方向正交的方向，交替排列有p型柱和n型柱。根据该构造，除了从存在于半导体元件的表面附近的pn结面或者金属接合面扩展的耗尽层以外，还从p型柱与n型柱之间的pn结面也扩展耗尽层。即，在漂移层中，直至与柱的深度相同的深度，形成耗尽层。例如，在漂移层的导电类型是n型的情况下，即使为了降低漂移电阻而提高n型柱的杂质浓度，只要通过维持n型柱与p型柱之间的杂质浓度的均衡使这些柱内完全耗尽化，就能够维持高的耐压。因此，期待通过超级结构造大幅改善半导体装置的耐压与导通电阻之间的折衷关系。

作为上述柱的形成方法，有将外延生长工序以及离子注入工序交替反复的多外延方式、和在外延层中形成沟槽之后进而形成将其埋入的外延层的埋入外延方式。不论在哪一个方式中，在柱构造的纵横比的大小中都有界限，所以柱构造的宽度与柱构造的深度对应地变大。考虑使用的半导体材料和要求的耐压，决定柱构造的深度。例如，为了使用碳化硅(sic)得到耐压6500v，认为需要深度40μm程度的p型柱。以下研究将其通过埋入外延方式形成的情况。

首先，为了形成沟槽，形成蚀刻掩模。在为了用于sic蚀刻而使用一般的包括正硅酸乙酯(teos)的氧化膜掩模时，考虑蚀刻选择比，需要10μm程度的掩模厚度。在通过干蚀刻形成该厚度的氧化膜掩模的图案时，需要厚度6μm程度的抗蚀剂掩模。在考虑在抗蚀剂掩模的构图中能够稳定地形成的开口的纵横比时，在抗蚀剂掩模中形成的开口的宽度成为大致4μm以上。在通过蚀刻将抗蚀剂掩模的开口转印到氧化膜掩模、进而转印到sic沟槽的过程中，图案的宽度尺寸扩大。因此，稳定地得到的p型柱的宽度成为7μm～8μm以上。

虽然详细内容将在后面叙述，但在p型柱的宽度确定时，在维持耐压的同时使漂移电阻最小化的、n型柱的宽度以及n型柱的施主浓度的组合唯一地确定。这是因为，如上所述需要p型柱与n型柱之间的杂质浓度的均衡，所以无法独立地设定n型柱的宽度和n型柱的施主浓度。例如，在p型柱的宽度是8μm程度时，为了使漂移电阻最小化，n型柱的宽度为4μm程度是适当的。在该情况下，作为p型柱的宽度和n型柱的宽度的合计的超级结的柱间距成为12μm程度。

通常，在制作具有超级结构造的mosfet的情况下，在1个柱间距内配置1个mosfet单元的情形较多，在该情况下，mosfet的单元间距与超级结的柱间距相同，在上述例子中成为12μm程度。相对于此，不具有超级结构造的通常的mosfet的单元间距是其一半程度的情形较多。因此，通常，伴随超级结构造的应用，单元间距变大。其结果，每单位面积的沟道宽度、即沟道宽度密度变小，与其对应地，沟道电阻变大。特别，在半导体材料是sic的情况下，起因于sic/sio2的界面能级密度高，沟道中的载流子迁移率相比于根据晶体中的载流子迁移率设想的值极其低。因此，sic-mosfet的沟道电阻本来就大。在如上所述沟道宽度密度变小时，沟道电阻进一步变大。其结果，即使在具有比较大的漂移电阻的高耐压mosfet中，沟道电阻也成为导通电阻的主要的分量。

另外，在不具有超级结构造的通常的mosfet的情况下，应用以使沟道宽度密度变高的方式周期性地排列分别具有四边形或者六边形等多边形图案的部件单元的构造(单元构造)的情形较多。另一方面，在具有超级结构造的mosfet的情况下，形成超级结构造的工序的难易度较高，所以避免由于应用复杂的单元构造使工序进一步复杂化的情形较多。具体而言，并非如上述的多边形图案的形状而使用更简单的条纹形状的情形较多。其结果，沟道宽度密度进一步降低。

在日本特开2010-040975号公报(专利文献1)中，意图能够不相互限制地决定超级结构造的排列间距和纵型mosfet的排列间距，从而适当地引出双方的性能。为此，例如，提出了通过使沟槽mosfet的长度方向从柱的长度方向旋转45度，与超级结构造的柱间距无关地，决定沟槽mosfet的间隔。主张了在该情况下，特别在si晶体中，通过令用于形成柱的沟槽的侧壁成为(110)面，使控制电极用的沟槽的侧壁成为(100)面，从而能够得到优良的特性的意思。

现有技术文献

专利文献

专利文献1：日本特开2010-040975号公报

技术实现要素：

根据上述日本特开2010-040975号公报的上述技术，在例如mosfet是n沟道型的情况下，在长度方向上延伸的mosfet构造中的与p型柱交叉的部分无法对开关动作作出贡献。因此，有效的沟道宽度密度的提高受到限制，与其对应地，通过降低沟道电阻来降低导通电阻的效果也受到限制。

本发明是为了解决如以上的课题而完成的，其目的在于提供一种能够通过降低沟道电阻来降低导通电阻的半导体装置。

本发明的半导体装置是具有能够进行开关的电流路径的装置。半导体装置具有半导体层、第1主电极、超级结层、多个第1阱、多个第1杂质区域、多个第2阱、多个第2杂质区域、控制电极、以及第2主电极。半导体层具有第1面和与第1面相反的第2面。第1主电极设置于第1面上。超级结层设置于半导体层的第2面上。超级结层在第2面的面内方向上，交替包括具有第1导电类型的多个第1柱、和具有与第1导电类型不同的第2导电类型的多个第2柱。第1阱设置于第2柱的各个上，在超级结层上到达第1柱，具有第2导电类型。第1杂质区域设置于第1阱的各个上，通过第1阱从第1柱隔开，具有第1导电类型。第2阱设置于第1柱的各个上，在包括电流路径的剖面中远离第2柱地配置，具有第2导电类型。第2杂质区域设置于第2阱的各个上，通过第2阱从第1柱隔开，具有第1导电类型。控制电极隔着绝缘膜，在第1柱与第1杂质区域之间与第1阱相向并且在第1柱与第2杂质区域之间与第2阱相向。第2主电极与第1阱、第2阱、第1杂质区域、以及第2杂质区域的各个接合。

根据本发明，不仅是第2柱上的第1阱，而且第1柱上的第2阱也能够对电流路径的开关作出贡献。由此，沟道宽度密度提高。因此，能够降低半导体装置的导通电阻。

本发明的目的、特征、方案、以及优点通过以下的详细的说明和附图将变得更加明确。

附图说明

图1是概略地示出本发明的实施方式1中的半导体装置的结构的剖面立体图。

图2是将图1中的第2主电极的图示省略的部分放大图。

图3是将图2中的控制电极附近的构造的图示省略的图。

图4是概略地示出本发明的实施方式1中的半导体装置的平面布局的俯视图。

图5是例示n型柱宽度和漂移电阻的变化的关系的计算结果的曲线图。

图6是概略地示出本发明的实施方式1中的半导体装置的制造方法的第1工序的剖面立体图。

图7是概略地示出本发明的实施方式1中的半导体装置的制造方法的第2工序的剖面立体图。

图8是概略地示出本发明的实施方式1中的半导体装置的制造方法的第3工序的剖面立体图。

图9是概略地示出本发明的实施方式1中的半导体装置的制造方法的第4工序的剖面立体图。

图10是概略地示出本发明的实施方式1中的半导体装置的制造方法的第5工序的剖面立体图。

图11是在省略第2主电极的图示的同时概略地示出本发明的实施方式2中的半导体装置的结构的剖面立体图。

图12是将图11中的控制电极附近的构造的图示省略的图。

图13是概略地示出本发明的实施方式2中的半导体装置的制造方法的工序的剖面立体图。

图14是概略地示出本发明的实施方式3中的半导体装置具有的半导体部分的结构的部分俯视图。

图15是概略地示出图14的半导体装置具有的超级结层90的平面布局的部分俯视图。

图16是概略地示出本发明的实施方式3中的半导体装置的制造方法的第1工序的部分俯视图。

图17是概略地示出本发明的实施方式3中的半导体装置的制造方法的第2工序的部分俯视图。

图18是概略地示出本发明的实施方式3中的半导体装置的制造方法的第3工序的部分俯视图。

图19是示出图14的变形例的图。

图20是示出图15的变形例的图。

图21是示出图16的变形例的图。

图22是示出图17的变形例的图。

图23是示出图18的变形例的图。

图24是概略地示出本发明的实施方式4中的半导体装置的结构的剖面立体图。

图25是概略地示出图24的半导体部分的构造的结构的部分放大图。

图26是概略地示出本发明的实施方式5中的半导体装置的结构的剖面立体图。

图27是概略地示出本发明的实施方式5中的半导体装置的制造方法的第1工序的剖面立体图。

图28是概略地示出本发明的实施方式5中的半导体装置的制造方法的第2工序的剖面立体图。

图29是概略地示出本发明的实施方式5中的半导体装置的制造方法的第3工序的剖面立体图。

图30是概略地示出本发明的实施方式6中的半导体装置的结构的剖面立体图。

图31是概略地示出本发明的实施方式6中的半导体装置的制造方法的第1工序的剖面立体图。

图32是概略地示出本发明的实施方式6中的半导体装置的制造方法的第2工序的剖面立体图。

图33是概略地示出本发明的实施方式7中的半导体装置的结构的剖面立体图。

图34是概略地示出本发明的实施方式7中的半导体装置的制造方法的第1工序的剖面立体图。

图35是概略地示出本发明的实施方式7中的半导体装置的制造方法的第2工序的剖面立体图。

图36是概略地示出本发明的实施方式7中的半导体装置的制造方法的第3工序的剖面立体图。

(附图标记说明)

s1：下表面(第1面)；s2：上表面(第2面)；1：半导体基板(半导体层)；1g：单晶基板；3、3m：n型柱(第1柱)；3a～3k：层叠区域；4、4m：p型柱(第2柱)；4a～4j：注入区域；5、6：杂质层；5a、5av：第1阱；5b：第2阱；6a：第1源极区域(第1杂质区域)；6b：第2源极区域(第2杂质区域)；7a、7b：接触区域；8：栅极绝缘膜；9：栅电极(控制电极)；10：层间绝缘膜；10a、10b、10bv：接触孔；11：源电极(第2主电极)；12：漏电极(第1主电极)；14：发射极电极(第2主电极)；15：集电极电极(第1主电极)；21：外延生长层；61l：氧化膜；61m：氧化膜掩模；62：抗蚀剂掩模；90、90m：超级结层；100a：活性区域；100n：非活性区域；101～105、103v、107：mosfet(半导体装置)；106：igbt(半导体装置)。

具体实施方式

以下，根据附图说明本发明的实施方式。此外，在以下的附图中，对同一或者相当的部分，附加同一参照编号，不反复其说明。另外，图中的点图案是为了易于观察图而作为参考附加的。

<实施方式1>

(结构)

图1是概略地示出本实施方式1中的mosfet101(半导体装置)的结构的剖面立体图。图2是省略图1中的源电极11(第2主电极)的图示的部分放大图。图3是省略图2中的栅电极9(控制电极)附近的构造的图示的图。图4是概略地示出mosfet101的平面布局的俯视图。

mosfet101是包括具有能够进行开关的电流路径的活性区域100a(图4)的装置。mosfet101是平面栅极型。在mosfet101中，作为平面布局(图4)，具备具有上述电流路径的活性区域100a、和配置于其外侧的非活性区域100n。典型地，在活性区域100a中，设置有用于构成能够进行开关的电流路径的周期性的微细构造，在非活性区域100n中，设置有用于抑制耐电压的构造。图1～图3示出活性区域100a中的构造。

mosfet101具有半导体基板1(半导体层)、漏电极12(第1主电极)、超级结层90、多个第1阱5a、多个第1源极区域6a(第1杂质区域)、多个第2阱5b、多个第2源极区域6b(第2杂质区域)、栅电极9(控制电极)、以及源电极11(第2主电极)。mosfet101为了构成mos构造(mosfet单元)，具有栅极绝缘膜8(绝缘膜)、栅电极9、以及层间绝缘膜10。另外，在本实施方式中，mosfet101具有外延层2。另外，在本实施方式中，mosfet101具有接触区域7a以及接触区域7b。

半导体基板1具有下表面s1(第1面)、和与下表面s1相反的上表面s2(第2面)。此外，在图中所示的xyz坐标系被配置成xy面与上表面s2平行，z轴与半导体基板1的厚度方向平行。mosfet101的电流路径以连接下表面s1与上表面s2之间的方式形成。因此，mosfet101是所谓纵型开关装置。半导体基板1具有n型(第1导电类型)。

外延层2是通过半导体基板1的上表面s2上的外延晶体生长而形成的层。外延层2具有n型。典型地，外延层2的杂质浓度低于半导体基板1的杂质浓度。

超级结层90在半导体基板1的上表面s2上隔着外延层2设置。在与半导体基板1的上表面s2垂直的活性区域100a的剖面(图1)中，超级结层90在上表面s2的面内方向(图1中的xy面内方向)上交替包括具有n型(第1导电类型)的多个n型柱3(第1柱)、和具有p型(与第1导电类型不同的第2导电类型)的多个p型柱4(第2柱)。具体而言，在本实施方式中，在面内方向(图1中的xy面内方向)中的一个方向(图1中的x方向)上交替配置有n型柱3以及p型柱4，n型柱3以及p型柱4的各个沿着面内方向(图1中的xy面内方向)中的与该一个方向(x方向)正交的方向(y方向)延伸。即，在与半导体基板1的上表面s2平行的布局(还称为“平面布局”)中，条纹状地配置有n型柱3以及p型柱4。优选，在与半导体基板1的上表面s2垂直的活性区域100a的剖面(与图1中的zx面平行的剖面)中，多个p型柱4的各个具有相同的宽度(沿着图1中的x方向的尺寸)，并且等间隔(沿着图1中的x方向的间隔)地配置有多个p型柱4。

在本实施方式中，超级结层90包括sic。即，mosfet101优选为碳化硅半导体装置。为了容易地形成包括sic的超级结层90，外延层2以及半导体基板1也优选包括sic。外延层2也可以省略，在该情况下，超级结层90并非间接而直接地设置于半导体基板1的上表面s2上。

第1阱5a具有p型。第1阱5a设置于p型柱4的各个上。第1阱5a在超级结层90上到达n型柱3，优选如图1～图3所示，向n型柱3上延伸。第1源极区域6a具有n型。第1源极区域6a设置于第1阱5a的各个上，通过第1阱5a从n型柱3隔开。

第2阱5b具有p型。第2阱5b设置于n型柱3的各个上。第2阱5b在与半导体基板1的上表面s2垂直的活性区域100a的剖面(图1)中，远离p型柱4地配置。第2源极区域6b具有n型。第2源极区域6b设置于第2阱5b的各个上，通过第2阱5b从n型柱3隔开。在本实施方式中，第2阱5b在与半导体基板1的上表面s2平行的布局中条纹状地配置(参照后述图10中的上表面)。优选，在与半导体基板1的上表面s2垂直的活性区域100a的剖面(图1)中，第2阱5b各自的宽度小于第1阱5a各自的宽度。此外，第1阱5a各自的宽度也可以相同，并且，第2阱5b各自的宽度也可以相同。

源电极11设置于半导体基板1的上表面s2侧，与第1阱5a、第2阱5b、第1源极区域6a、以及第2源极区域6b的各个接合。此外，在本实施方式中，第1阱5a的一部分成为相对地具有高浓度的接触区域7a，对作为第1阱5a的一部分的接触区域7a接合源电极11。同样地，第2阱5b的一部分成为相对地具有高浓度的接触区域7b，对作为第2阱5b的一部分的接触区域7b接合源电极11。漏电极12设置于半导体基板1的下表面s1上。

栅电极9隔着栅极绝缘膜8，在n型柱3与第1源极区域6a之间与第1阱5a相向并且在n型柱3与第2源极区域6b之间与第2阱5b相向。在本实施方式中，栅电极9如图2所示，具有条纹状的平面布局。层间绝缘膜10使栅电极9与源电极11之间绝缘。

此外，栅极绝缘膜8典型地是氧化膜，但也可以使用其他绝缘膜。因此，半导体装置不限定于mosfet，也可以是mosfet以外的misfet(metalinsulatorsemiconductorfieldeffecttransistor：金属·绝缘体·半导体场效应晶体管)。这在其他实施方式中也是同样的。

(动作)

在对栅电极9施加超过阈值的栅极电压时，mosfet101成为导通。具体而言，在n型柱3与第1源极区域6a之间在第1阱5a中形成沟道，并且在n型柱3与第2源极区域6b之间在第2阱5b中形成沟道。由此，源电极11与漏电极12之间利用通过第1源极区域6a、第1阱5a、n型柱3、外延层2以及半导体基板1的电气路径、和通过第2源极区域6b、第2阱5b、n型柱3、外延层2以及半导体基板1的电气路径的各个来电连接。

在栅极电压成为不超过上述阈值的值时，mosfet101成为截止。此时，各柱由于将其多数载流子向柱外释放而耗尽化。特别，从p型柱4释放的空穴通过接触区域7a向源电极11移动。

(比较例)

图5是例示n型柱3的宽度(图1的x方向上的尺寸)和漂移电阻的变化的关系的计算结果的曲线图。作为计算条件，p型柱4的宽度被固定为8μm，将n型柱3的宽度作为参数，计算漂移电阻。在图5的纵轴中，将漂移电阻的计算结果的最小值作为基准，示出从此的变化的量。在计算时，以使两个柱完全耗尽化的方式，设定n型柱3的施主浓度和p型柱4的受主浓度。另外，在其计算时，还考虑作为超级结层90的缓冲层的外延层2以一定厚度存在。在此，作为漂移层的超级结层90中作为电流路径发挥功能的是仅为n型柱3。在n型柱3的施主浓度被设定得较高时，电流路径的导电率变高，但为了上述完全的耗尽化，需要减小作为电流路径的n型柱3的宽度。相反地，在n型柱3的施主浓度被设定得较低时，电流路径的导电率变低，但能够进一步增大作为电流路径的n型柱3的宽度。

根据本计算例，为了在能够完全耗尽化的同时使漂移电阻最小化，在p型柱4的宽度是8μm时，n型柱3的宽度成为4μm，因此柱间距成为作为它们的合计宽度的12μm。在比较例的mosfet(未图示)中，以与该柱间距相同的间距配置mos构造。作为该柱间距的值的12μm是不具有超级结构造的通常的mosfet的mos构造的2倍程度大。因此，在比较例中，起因于采用超级结构造，mos构造变得相当稀疏，其结果，沟道宽度密度大幅减少。因此，在沟道电阻对导通电阻造成的影响大的情况下，在比较例中难以得到充分小的导通电阻。

特别，在半导体材料是sic的情况下，起因于sic/sio2的界面能级密度高，沟道中的载流子迁移率与根据晶体中的载流子迁移率设想的值相比极其低。因此，sic-mosfet的沟道电阻本来就大。在如上所述沟道宽度密度变小时，沟道电阻进一步变大。其结果，即使在具有比较大的漂移电阻的高耐压mosfet中，也是沟道电阻成为导通电阻的主要的分量。因此，在比较例中，难以得到充分低的导通电阻。

相对于此，在本实施方式中，如图1所示，在n型柱3以及p型柱4的各个中设置mos构造。即，以柱间距的一半的间距设置mos构造。由此，在采用超级结构造的同时以比较高的密度设置mos构造。其结果，避免沟道宽度密度大幅减少。因此，在沟道电阻对导通电阻造成的影响大的情况下，能够得到比比较例更小的导通电阻。

因此，在本实施方式中，为了在n型柱3以及p型柱4的各个中设置mos构造，n型柱3的宽度能够成为比漂移电阻降低的观点下的最佳宽度大的宽度。例如，也可以如图1所示，各n型柱3的宽度大于各p型柱4的宽度。在n型柱3的宽度变大时，用于能够完全耗尽化的施主浓度降低，所以漂移电阻增加。然而，如果相比于漂移电阻的增加，沟道电阻的降低更大，则作为mosfet整体的导通电阻降低。

(制造方法)

图6～图10的各个是概略地示出mosfet101(图1)的制造方法的第1～5工序的剖面立体图。

参照图6，准备包括sic的n型的半导体基板1。半导体基板1的上表面s2的面方位没有特别限定，可以是例如c轴方向的面方位，在该情况下，也可以设置从c轴起8°以下程度的偏离角(offangle)。

通过上表面s2上的外延生长，形成n型的外延层2。外延层2的掺杂剂浓度是例如1×10¹³～1×10¹⁸cm^-3的范围内。另外，外延层2的厚度成为超级结层90(图1)的厚度以上，在如上所述设置40μm以上的超级结层90的情况下，外延层2的厚度成为例如40μm～200μm。例如，如果超级结层90的厚度成为30μm，则外延层2的厚度成为30μm以上即可。

在外延层2上堆积氧化膜61l。在氧化膜61l上形成抗蚀剂掩模62。进行使用抗蚀剂掩模62的蚀刻，之后去除抗蚀剂掩模62。

参照图7，通过上述蚀刻，在外延层2上形成氧化膜掩模61m。进行使用氧化膜掩模61m的蚀刻，之后去除氧化膜掩模61m。

参照图8，通过上述蚀刻，从外延层2的上部形成n型柱3，并且形成埋入p型柱4(图1)的沟槽39。在超级结构造中使用的p型柱4的宽度和深度的纵横比是以该沟槽39的纵横比为基础。为了容易地控制高纵横比的形状，最好为反应性离子蚀刻或者溅射蚀刻等干蚀刻。此外，如果是这样的必要性低，则也可以使用湿蚀刻。

参照图9，通过在沟槽39内埋入p型半导体晶体，形成p型柱4。该工序是通过利用p型的外延生长在沟槽39的内部以及n型柱3的上部形成p型外延层来进行的。在p型外延层的表面，以反映沟槽39的形状的方式形成高低差。最好通过外延生长完全掩埋沟槽39，但也可以不完全掩埋沟槽39。该外延生长是以使p型柱4具有期望的受主浓度na的方式进行的。根据确保柱的电荷平衡的必要，包含于p型柱4的受主杂质的量等于包含于n型柱3的施主杂质的量。另外，在p型柱4的下部存在n型的缓冲层(图8中的虚线部的下部)的情况下，为了电荷平衡还考虑包含于该缓冲层的施主杂质的量。p型柱4的受主浓度na、以及n型柱3的施主浓度nd是1×10¹³～1×10¹⁸cm^-3的范围内。n型柱3的宽度和p型柱4的宽度既可以相同也可以不同。n型柱3的施主浓度nd和p型柱4的受主浓度na既可以相同也可以不同。

参照图10，直至n型柱3的上部露出为止，通过cmp(chemicalmechanicalpolish：化学机械研磨)部分性地去除上述p型外延层，并且具有p型外延层的晶片的表面被平坦化。为了提高n型柱3以及p型柱4的厚度的均匀性，也可以在cmp前对晶片背面、即半导体基板1的下表面s1进行磨削。

再次参照图8，形成第1阱5a、第2阱5b、第1源极区域6a、第2源极区域6b、接触区域7a、以及接触区域7b。它们能够例如利用通过照相制版加工的抗蚀剂掩模(未图示)进行掺杂剂的离子注入来形成。如上所述，第1阱5a、第2阱5b、接触区域7a、以及接触区域7b是p型，第1源极区域6a以及第2源极区域6b是n型。第1阱5a以及第2阱5b的掺杂剂浓度最好是1×10¹⁵～1×10¹⁹cm^-3的范围内，其深度成为例如0.3μm～4.0μm的范围内。第1源极区域6a以及第2源极区域6b的掺杂剂浓度最好超过第1阱5a以及第2阱5b的掺杂剂浓度，最好是例如1×10¹⁸～1×10²¹cm^-3的范围内。使第1源极区域6a以及第2源极区域6b的深度不超过第1阱5a以及第2阱5b的深度。接触区域7a以及接触区域7b也可以通过利用同一掩模的离子注入形成，其掺杂剂浓度最好是1×10¹⁸～1×10²¹cm^-3的范围内。该离子注入最好在200℃以上的基板温度下进行。接触区域7a以及接触区域7b的各个是为了使向第1阱5a以及第2阱5b的电气接触变得更良好而设置的区域，即使没有接触区域7a以及接触区域7b，也能够进行作为mosfet元件的动作。

接下来，在氩或者氮等非活性气体中或者真空中，在例如1500℃～2200℃的温度下，在0.5分钟～60分钟的期间进行热处理。由此，注入的杂质被电活性化。然后，通过利用牺牲氧化的氧化膜形成、和利用氢氟酸的氧化膜去除，去除表面变质层。由此得到清洁的面。于是，形成在活性区域100a(图4)中具有开口的场氧化膜(未图示)。能够通过硅氧化膜的成膜和其构图来形成场绝缘膜。

再次参照图2，在晶片表面形成栅极绝缘膜8。栅极绝缘膜8通过例如热氧化法或者堆积法形成。接下来，在从晶片上方观察时，以在n型柱3与第1源极区域6a之间覆盖第1阱5a、并且在n型柱3与第2源极区域6b之间覆盖第2阱5b的方式，形成栅电极9。作为栅电极9的材料，一般使用包含高浓度的掺杂剂的多晶硅。在通过化学气相生长在晶片整个面堆积多晶硅之后，通过干蚀刻去除不需要部分。

接下来，通过例如化学气相生长，堆积层间绝缘膜10。然后，通过利用照相制版形成的抗蚀剂掩模、和使用它的干蚀刻等蚀刻，以使第1源极区域6a、第2源极区域6b、接触区域7a、以及接触区域7b露出的方式，部分性地去除层间绝缘膜10以及栅极绝缘膜8。即，形成接触孔10a以及接触孔10b。

以经由接触孔10a与第1源极区域6a以及接触区域7a相接、并且经由接触孔10b与第2源极区域6b以及接触区域7b相接的方式，形成源电极11(图1)。另外，在非活性区域100n(图4)中形成与栅电极9电连接的栅极布线(未图示)。另外，漏电极12形成于半导体基板1的下表面s1上。通过利用例如溅射法或者蒸镀法，对al、ti、cu、au等金属或者它们的合金进行成膜，形成源电极11以及漏电极12。另外，也可以通过在源电极11以及漏电极12相接的晶片表面预先使sic和ni等反应，形成硅化物层。在设置硅化物层的情况下，期待接触电阻的降低。

通过以上，完成mosfet101(图1)。

(效果)

根据本实施方式，如在上述的与比较例的对比中的说明，不仅是p型柱4上的第1阱5a，而且n型柱3上的第2阱5b也能够对活性区域100a(图4)中的电流路径的开关作出贡献。由此，提高沟道宽度密度。因此，能够降低mosfet101的导通电阻。

在本实施方式中，第1导电类型是n型，并且第2导电类型是p型。在该情况下，p型柱4经由具有接触区域7a的第1阱5a向源电极11连接。由此，p型柱4与源电极之间的接触电阻被抑制。因此，在截止时易于从p型柱4向源电极11释放空穴。因此，在截止时，超级结层90充分耗尽化。因此，能够充分地得到通过超级结构造提高耐压的效果。一般，空穴的迁移率小于电子的迁移率，所以在应用超级结构造的情况下，促进空穴的释放特别重要。该效果在作为超级结层90的材料使用如sic的宽能带隙半导体的情况、或者使用p型区域中的空穴的迁移率小的半导体的情况下特别大。其原因为，sic具有3.26ev程度的宽的宽能带隙，所以包括sic的p型柱4中的空穴不易自然地消灭，因此从源电极11排出空穴的必要性高。

此外，也可以与上述相反地，第1导电类型是p型，第2导电类型是n型。在该情况下，n型的柱经由具有n型的接触区域的n型的第1阱向源电极连接。由此，得到在截止时易于从该柱向源电极释放电子的效果。另外，超级结层90的材料不限定于sic，也可以是例如si(硅)。

在与半导体基板1的上表面s2平行的布局中，n型柱3以及p型柱4条纹状地配置。条纹状的图案与更复杂的图案相比能够比较容易地形成。

在与半导体基板1的上表面s2平行的布局中，第2阱5b条纹状地配置。条纹状的图案与更复杂的图案相比能够比较容易地形成。

第1阱5a向n型柱3上延伸。由此，即使在工序中有偏差，第1阱5a也更可靠地到达n型柱3。因此，能够更可靠地形成通过第1阱5a构成的沟道。

在与半导体基板1的上表面s2垂直的活性区域100a(图4)的剖面(图1)中，多个p型柱4的各个具有相同的宽度，多个p型柱4等间隔地配置。由此，在活性区域100a内，能够使超级结构造的电荷平衡容易地最佳化。

在与半导体基板1的上表面s2垂直的活性区域100a(图4)的剖面(图1)中，第2阱5b的宽度小于第1阱5a的宽度。能够在制造工艺的制约上的可能范围内，与超级结层90的构造无关地，减小第2阱5b的宽度。因此，第2阱5b的宽度无需与第1阱5a的宽度相同，能够更小。由此，相比于两者相同的情况，能够进一步提高沟道宽度密度。

<实施方式2>

(结构)

图11是在省略源电极11(参照图1)的图示的同时概略地示出本实施方式2中的mosfet102(半导体装置)的结构的剖面立体图。图12是省略图11中的栅电极9附近的构造的图示的图。

如图12所示，在本实施方式中，在第2阱5b中，作为与半导体基板1的上表面s2平行的布局，具有多个阱图案，该多个阱图案沿着至少2个方向的各个而周期性地配置。在图12中，该多个阱图案沿着x方向以及y方向的各个而周期性地配置。此外，在x方向上，相互相邻的阱图案之间通过第1阱5a隔开。具体而言，作为平面布局，第1阱5a与实施方式1同样地具有条纹状的图案。另一方面，第2阱5b沿着在xy面上延伸的n型柱3具有离散的图案。另外，形成于第1阱5a的内侧的第1源极区域6a以及接触区域7a是条纹状。另一方面，第2源极区域6b以及接触区域7b如上所述分离配置于离散的第2阱5b的各个。

此外，关于上述以外的结构，与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

(制造方法)

首先，通过与图6～图10(实施方式1)同样的工序，形成超级结层90。接下来，代替图3(实施方式1)所示的图案，以图12所示的图案，形成杂质区域。除了图案的相异以外，能够通过与实施方式1同样的方法，进行该工序。

参照图13，接下来，通过与实施方式1同样的方法，堆积栅极绝缘膜8、和作为栅电极9的材料的多晶硅。接下来，除了图案的相异以外，通过与实施方式1同样的方法，进行该多晶硅的构图，由此形成栅电极9。在本实施方式中，在栅电极9中，与实施方式1(图2)不同，形成用于确保为了源电极11(参照图1)向第2源极区域6b以及接触区域7b连接的路径的孔。

再次参照图11，接下来，以覆盖栅电极9的方式，堆积层间绝缘膜10。然后，通过利用照相制版形成的抗蚀剂掩模、和使用它的干蚀刻等蚀刻，在层间绝缘膜10中形成接触孔10a以及接触孔10bv。之后，经由与实施方式1同样的工序，完成mosfet102。

(效果)

根据本实施方式，在第2阱5b(图12)中，作为平面布局，具有多个阱图案，多个阱图案沿着至少2个方向(具体而言在图中x方向以及y方向)的各个而周期性地配置。由此，相比于如实施方式1(图3)那样第2阱5b为条纹状的情况，能够进一步提高沟道宽度密度。因此，能够进一步降低mosfet的导通电阻。

<实施方式3>

(结构)

图14是概略地示出本实施方式3中的mosfet103(半导体装置)具有的半导体部分的结构的部分俯视图。此外，在图中，用双点划线表示栅电极9的边缘。图15是概略地示出mosfet103具有的超级结层90的平面布局的部分俯视图。在该超级结层90上，设置有图14所示的结构。此外，图13以及图14中的虚线表示mos构造的部件单元。

在本实施方式中，在p型柱4(图15)中，作为平面布局，具有多个柱图案，多个柱图案沿着至少2个方向的各个而周期性地配置。这些至少2个方向包括相互正交的2个方向。具体而言，p型柱4的柱图案沿着x方向以及y方向的各个而周期性地配置。

mos构造的部件单元(图14以及图15中的虚线)的形状在图示的例子中是正方形，但部件单元的形状不限于此。也可以使用正方形以外的四边形，还可以使用四边形以外的多边形。在多边形的情况下，也可以使用正多边形，但不限定于此。另外，也可以使用如圆形或者椭圆形那样的多边形以外的形状。

此外，关于上述以外的结构，与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

(制造方法)

首先，形成具有图15所示的平面布局的超级结层90。其方法除了图案的相异以外，与实施方式1的工序(图6～图10)相同。

参照图16，形成第1阱5a以及第2阱5b。其方法除了图案的相异以外，与实施方式1的工序相同。第1阱5a的形状(参照图15)与p型柱4的形状对应。第2阱5b的形状只要能够在n型柱3(图15)上高效地配置即可，也可以使用不同的多个形状。

参照图17，形成第1源极区域6a、第2源极区域6b、接触区域7a、以及接触区域7b。其方法除了图案的相异以外，与实施方式1的工序相同。

参照图18，接下来，与实施方式1同样地，堆积栅极绝缘膜8、和成为栅电极9的多晶硅。接下来，通过对多晶硅进行构图，形成栅电极9。这些方法除了图案的相异以外，与实施方式1的工序相同。之后，经由与实施方式1同样的工序，完成mosfet103。

(效果)

根据本实施方式，在p型柱4中，作为平面布局(图15)，具有多个柱图案，多个柱图案沿着至少2个方向(具体而言x方向以及y方向)的各个而周期性地配置。由此，相比于如实施方式1或者2那样p型柱4为条纹状的情况，能够进一步提高沟道宽度密度。因此，能够进一步降低mosfet的导通电阻。

在本实施方式中，上述2个方向包括x方向以及y方向、即相互正交的2个方向。由此，能够如图15所示，以简单的正交图案排列p型柱4。

(变形例)

图19是概略地示出作为mosfet103(图14)的变形例的mosfet103v(半导体装置)具有的半导体部分的结构的部分俯视图。此外，在图中，用双点划线表示栅电极9的边缘。图20是概略地示出mosfet103v具有的超级结层90的平面布局的部分俯视图。在该超级结层90上，设置有图19所示的结构。此外，图19以及图20中的虚线表示mos构造的部件单元。

在本变形例中，p型柱4(图20)的多个柱图案沿着x方向、和相对x方向倾斜地延伸的方向(图20中的x方向与y方向之间的方向)的各个而周期性地配置。这从其他观点来说，柱图案沿着一个方向(图20中的x方向)周期性地配置，并且沿着与一个方向垂直的方向(图20中的y方向)交错状地配置。

mosfet103v的制造方法能够通过将图15～图18各自的工序中的平面布局变更为图20～图23所示的平面布局进行。

通过本变形例，也得到与上述实施方式3同样的效果。

<实施方式4>

(结构)

图24是概略地示出本实施方式4中的mosfet104(半导体装置)的结构的剖面立体图。图25是概略地示出图24的半导体部分的构造的结构的部分放大图。

mosfet104代替mosfet101～103(实施方式1～3)中的第1阱5a具有第1阱5av(图25)。第1阱5av在n型柱3和p型柱4的边界上具有端部。具体而言，在图25的x方向上，第1阱5av的端部的位置和n型柱3以及p型柱4的边界的位置相同。

第1阱5av的杂质浓度与p型柱4中的与第1阱5av相接的部分(图25的虚线54的部分)的杂质浓度可以相同。在该情况下，图25的z方向上的杂质浓度分布图在p型柱4和第1阱5av的边界处无变化。因此，例如，p型柱4和第1阱5av的z方向上的边界位置可视为与n型柱3和第2阱的z方向上的边界位置(图25的虚线54)相同。

第1阱5av的杂质浓度的有效杂质浓度、和第2阱5b的有效杂质浓度既可以相同，也可以不同。换言之，由第1阱5av形成的沟道的特性、和由第2阱5b形成的沟道的特性既可以相同，也可以不同。

此外，关于上述以外的结构，与上述实施方式1～3或者其变形例的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

(制造方法)

在本实施方式中，在超级结层90的形成工序(图10)之后，p型柱4的表面部被原样地用作第1阱5av(图25)。因此，与实施方式1～3不同，用于形成第1阱的离子注入工序被省略。其以外的工序与实施方式1相同。

(效果)

根据本实施方式，第1阱5av在n型柱3和p型柱4的边界上具有端部。由此，能够利用n型柱3以及p型柱4的图案形成第1阱的图案。因此，无需在形成p型柱4之后，进行用于形成第1阱5av的构图。因此，不产生起因于该构图的重叠偏移的沟道长度的误差。另一方面，在上述实施方式1～3中，由于第1源极区域6a的构图与第1阱5a的构图之间的重叠偏移，产生沟道长度的误差。因此，根据本实施方式，这样的沟道长度误差变小。因此，能够更高密度地配置mos构造。因此，沟道宽度密度进一步提高。因此，能够进一步降低mosfet101的导通电阻。

第1阱5av的杂质浓度可以与p型柱4中的与第1阱5av相接的部分的杂质浓度相同。在该情况下，在形成成为p型柱4以及第1阱5av的外延层时(参照图9)，无需特别考虑该外延层中的哪个部分成为第1阱5av。

<实施方式5>

(结构)

图26是概略地示出本实施方式5中的mosfet105(半导体装置)的结构的剖面立体图。在上述实施方式1～4中，说明了平面栅极型的mosfet101～104，相对于此，本实施方式的mosfet105是沟槽栅极型。通过应用沟槽栅极型，能够进一步提高沟道宽度密度。因此，能够进一步降低mosfet的导通电阻。

在mosfet105中设置有沟槽3t以及沟槽4t。沟槽3t设置于n型柱3上，远离p型柱4。沟槽4t设置于p型柱4上，与n型柱3相接。

沟槽3t具有贯通第2源极区域6b和第2阱5b而到达n型柱3的侧壁。由此，设置于沟槽3t的栅电极构造能够在由第2阱5b构成的侧壁上形成沟道。

沟槽4t与沟槽3t同样地，具有贯通第2源极区域6b和第2阱5b而到达n型柱3的侧壁。利用该构造的沟道的形成与沟槽3t的情况相同。

另外，沟槽4t具有贯通第1源极区域6a和第1阱5a而到达p型柱4的侧壁。另外，沟槽4t具有面对p型柱4并且到达n型柱3的底面。因此，沟槽4t具有第1源极区域6a、第1阱5a、p型柱4、以及n型柱3依次连接的内表面。因此，设置于沟槽4t的栅电极构造在构成该内表面的第1阱5a和p型柱4的串联的电气路径中也形成沟道。

此外，关于上述以外的结构，与上述实施方式1～4或者其变形例的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

(制造方法)

首先，通过与图6～图10(实施方式1)同样的工序，形成超级结层90。

参照图27，通过离子注入，在超级结层90上，形成成为第1阱5a以及第2阱5b的杂质层5、和成为第1源极区域6a以及第2源极区域6b的杂质层6。另外，通过利用基于照相制版而加工的抗蚀剂掩模等的离子注入，形成接触区域7a以及接触区域7b。接下来，通过热处理，注入的杂质被活性化。

参照图28，通过使用氧化膜掩模等的干蚀刻等，在晶片表面形成沟槽3t以及沟槽4t。由此，杂质层5(图27)被分成p型柱4上的第1阱5a和n型柱3上的第2阱5b。另外，杂质层6(图27)被分成第1阱5a上的第1源极区域6a和第2阱5b上的第2源极区域6b。此外，上述活性化工序也可以在该沟槽形成工序之后进行。之后，与实施方式1同样地，形成场绝缘膜(未图示)。

参照图29，在晶片表面上，通过cvd等，堆积栅极绝缘膜8和多晶硅。接下来，以从该多晶硅在沟槽3t以及沟槽4t内形成栅电极9的方式，去除多晶硅中的不需要的部分。例如，能够使用通过照相制版来加工的抗蚀剂掩模，进行该去除。栅电极9的表面优选如图所示比晶片表面稍微高，但也可以更低。之后，经由与实施方式1同样的工序，完成mosfet105。

<实施方式6>

(结构)

图30是概略地示出本实施方式6中的igbt106(半导体装置)的结构的剖面立体图。在上述实施方式1～5中，说明了mosfet101～105。在本实施方式中，作为半导体装置，说明igbt。通过使半导体装置成为igbt，能够期待进一步的高耐压化和低电阻化。

igbt106具有具备下表面s1以及上表面s2的p⁺层13(半导体层)来代替mosfet101(图1：实施方式1)中的半导体基板1。p⁺层13具有与n型柱3的导电类型不同的导电类型(与第1导电类型不同的第2导电类型)。p⁺层13的受主浓度最好为1×10¹⁸cm^-3～1×10²¹cm^-3的范围内。另外，igbt106具有发射极电极14以及集电极电极15来代替源电极11以及漏电极12(图1)的各个。

此外，关于上述以外的结构，与上述实施方式1～5或者其变形例的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。

(制造方法)

图31以及图32的各个是概略地示出igbt106的制造方法的第1以及第2工序的剖面立体图。

参照图31，准备单晶基板1g。单晶基板1g的导电类型可以是n型。在单晶基板1g上形成p⁺层13。p⁺层13具有面对单晶基板1g的下表面s1和其相反的上表面s2。p⁺层13优选通过外延生长形成，但也可以通过离子注入形成。之后，通过p⁺层13的上表面s2上的外延生长，形成外延层2。之后，如图24所示，通过磨削等，去除单晶基板1g。之后，经由与实施方式1同样的工序，完成igbt106。此外，发射极电极14以及集电极电极15各自的形成方法与源电极11以及漏电极12的形成方法相同。

作为变形例，在实施方式1中的图6的工序中，也可以代替n型(第1导电类型)的半导体基板1，而使用p型(第2导电类型)的半导体基板。在该情况下，能够将该p型的半导体基板用作p⁺层13(图30)，所以能够通过与实施方式1大致同样的工序来制造igbt。因此，能够省略去除单晶基板1g(图31)的工序。

<实施方式7>

(结构)

图33是概略地示出本实施方式7中的mosfet107(半导体装置)的结构的剖面立体图。在上述实施方式1～6中，说明了通过埋入外延方式形成超级结层90的情况，相对于此，本实施方式的mosfet107具有的超级结层90m通过多外延方式形成。通过使用多外延方式，能够进一步减小柱间距。由此，能够进一步提高沟道宽度。因此，能够进一步降低mosfet的导通电阻。

代替超级结层90(图1)的n型柱3以及p型柱4的各个，超级结层90m具有n型柱3m以及p型柱4m。p型柱4m在外延层2上依次具有注入区域4a～4j。n型柱3m在外延层2上依次具有层叠区域3a～3k。在面内方向(图33中的x方向)上，注入区域4a～4j的各个与层叠区域3a～3j相向。

mosfet107的动作与mosfet101(图1：实施方式1)大致相同。

此外，关于上述以外的结构，与基于上述实施方式1～5或者其变形例的mosfet的结构大致相同，所以对同一或者对应的要素附加同一符号，不反复其说明。另外，通过将本实施方式应用于上述实施方式6或者其变形例，也能够得到igbt。

(制造方法)

图34～图36的各个是概略地示出mosfet107的制造方法的第1～第3工序的剖面立体图。

参照图34，首先，通过半导体基板1上的外延生长，形成n型的外延层2。之后，通过向外延层2的表面上的离子注入，选择性地形成p型的注入区域4a。在x方向上与注入区域4a相向的、维持为n型的部分成为层叠区域3a。注入区域4a的厚度通常是5μm以下。在当前时间点通常使用的离子注入机的加速电压即便高也是8mev程度，在该情况下，一次形成4μm程度的厚度的注入区域4a。

参照图35，在上述离子注入之后，通过注入区域4a以及层叠区域3a的表面上的外延生长，形成n型的外延生长层21。外延生长层21的厚度由于上述理由而成为5μm以下。外延生长层21的施主浓度最好与层叠区域3a的施主浓度、即外延层2的施主浓度相同。

参照图36，通过向外延生长层21内的离子注入，选择性地形成p型的注入区域4b。该注入区域4b的受主浓度最好与注入区域4a等同。注入区域4b配置于注入区域4a上。换言之，在厚度方向(在图中z方向)上在注入区域4a上层叠注入区域4b。

之后，通过反复在图35中说明的外延生长、和在图36中说明的离子注入，得到超级结层90m(图33)。之后，经由与实施方式1同样的工序，完成mosfet107(图33)。此外，在图33中，通过将外延生长和离子注入的反复次数设为10次，形成从注入区域4a至注入区域4j，但根据用于满足期望的耐压的超级结层90m的厚度，适宜变更反复次数。

此外，本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适宜地变形、省略。虽然详细说明了本发明，但上述说明在所有方案中仅为例示，本发明不限于此。应理解为不脱离本发明的范围而能够设想未例示的无数的变形例。