本发明属于功率半导体器件技术领域，特别涉及一种沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。
背景技术：
绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管(IGBT)是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT结合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因而，IGBT的运用极大地改善了电力电子系统的性能。
自20世纪70年代末80年代初研发得到IGBT后，人们一直致力于改善IGBT的性能。经过三十几年的发展，为提升器件的性能，相继提出了七代IGBT器件结构。从具有对称阻断特性的非穿通(NPT)型IGBT结构到采用场阻止层以减薄漂移区厚度、改善器件导通特性的FS IGBT结构。此外，还有采用沟槽栅IGBT结构来消除原有平面栅IGBT结构的JFET区，以此降低器件的导通电阻并获得更高的MOS结构沟道密度，使得器件的特性获得显著提高。第七代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层，从而在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求此处电子浓度将大大增加，由此来改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使得IGBT获得了更低的正向导通压降以及更好的正向导通压降与关断损耗间的折中。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，同样会使得CSTBT器件击穿电压显著降低，这致使N型电荷存储层的掺杂浓度和厚度受到了限制。
IGBT的应用主要在中高压阶段，具有高的击穿电压才得以保证器件的可靠性，因此，要求CSTBT器件在提高导通特性的同时保持较高的击穿电压值。如图1所示为传统CSTBT器件结构，现有技术中为了有效屏蔽上文中N型电荷存储层的不利影响，进而获得更高的器件耐压，主要采用如下两种方式：
(1)、深的沟槽栅深度，通常情况下，沟槽栅的深度大于N型电荷存储层的结深；
(2)、小的元胞宽度，即使得MOS结构沟道密度大以获得尽可能小的沟槽栅间距。
但是，上述手段的实施仍然存在明显缺陷：方式(1)的实施会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅将会降低器件开关速度、增加器件开关损耗，影响到器件导通压降和开关损耗的折中特性。而方式(2)的实施一方面会增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性；另一方面，沟道密度过大还将导致器件的饱和电流密度增加，从而使得器件短路安全工作区(SCSOA)变差。此外，沟槽栅结构中所用栅氧层通常是通过一次热氧化形成在沟槽中，这样为了保证一定的阈值电压就要求整个栅氧化层的厚度较小。然而，器件中MOS电容的大小与栅氧化层的厚度成反比，这样会导致传统CSTBT器件中的栅极电容显著增加，另外，沟槽底部的电场集中效应也会降低器件的击穿电压，造成器件的可靠性较差。
技术实现要素：
鉴于上文所述，本发明的目的在于：针对现有技术中的不足，提供一种沟槽栅电荷存储型IGBT及其制作方法，通过引入屏蔽电荷存储层电场的屏蔽沟槽结构，避免电荷存储层掺杂浓度和厚度对器件耐压性能的限制，进而达到提高器件击穿电压、改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系，提高器件的开关性能、改善器件短路安全工作区；此外，本发明提出的制备方法与传统沟槽栅电荷存储型IGBT的制作方法兼容。
为了实现上述目的，本发明采用如下技术方案：
一方面，本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞包括自下而上依次层叠设置的集电极金属14、第一导电类型半导体集电区13、第二导电类型半导体漂移区9和发射极金属1；所述第二导电类型半导体漂移区9顶层分别具有第二导电类型半导体电荷存储层6、第一导电类型半导体基区5、第一导电类型半导体发射区4和第二导电类型半导体发射区3；所述第一导电类型半导体基区5位于第二导电类型半导体电荷存储层6的顶层；第一导电类型半导体发射区4和第二导电类型半导体发射区3相互独立且并列位于第一导电类型半导体基区5的顶层，第一导电类型半导体发射区4和第二导电类型半导体发射区3的上表面与发射极金属1相连；其特征在于：所述第二导电类型半导体漂移区9的顶层还具有沟槽栅结构和屏蔽沟槽结构，所述沟槽栅结构和屏蔽沟槽结构沿器件顶层延伸的方向不一致；所述沟槽栅结构包括栅电极81和栅介质层82，所述栅电极81向下穿过第二导电类型半导体发射区3和第一导电类型半导体基区5进入第二导电类型半导体电荷存储层6中，即栅电极81的深度小于第二导电类型半导体电荷存储层6的结深，栅电极81与第二导电类型半导体发射区3、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6之间通过栅介质层82相连，栅电极81上表面通过隔离介质层2与发射极金属1相连；所述屏蔽沟槽结构包括屏蔽电极71和屏蔽沟槽介质层72，所述屏蔽电极71向下穿过第二导电类型半导体发射区3、第一导电类型半导体发射区4、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6进入第二导电类型半导体漂移区9中，即屏蔽电极71的深度大于第二导电类型半导体电荷存储层6的结深，屏蔽电极71与栅电极81通过栅介质层82或者屏蔽沟槽介质层72相隔离，屏蔽电极71与第二导电类型半导体发射区3、第一导电类型半导体发射区4、第一导电类型半导体基区5、第二导电类型半导体电荷存储层6和第二导电类型半导体漂移区9之间通过屏蔽沟槽介质层72相连，屏蔽电极71与发射极金属1等电位。
进一步地，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则栅电极81沿x轴或z轴自器件一端延伸至另一端，屏蔽电极71沿z轴或者x轴自器件一端延伸至栅电极81侧面的栅介质层82，栅电极81与屏蔽电极71的延伸方向不一致。
进一步地，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则屏蔽电极71沿x轴或z轴自器件一端延伸至另一端，栅电极81沿z轴或者x轴自器件一端延伸至屏蔽电极71侧面的屏蔽沟槽介质层72，屏蔽电极71与栅电极81的延伸方向不一致。
第二导电类型半导体电荷存储层6与第一导电类型半导体基区5形成的PN结反偏时会形成耗尽层，分别在半导体层中形成与其自由载流子导电类型不同的固定电荷：对于N型半导体在耗尽层中的是带正电的电离施主，对于P型半导体在耗尽层中的是带负电的电离受主；由于屏蔽沟槽结构中的电极与发射极金属1等电位，等效为屏蔽沟槽结构能够提供与电荷存储层中的固定电荷极性相反的电荷，即第二导电类型半导体电荷存储层6中的固定电荷与屏蔽沟槽结构提供的电荷类型相反，从而形成电荷补偿，而且第二导电类型半导体电荷存储层6与屏蔽沟槽结构之间会形成一个横向电场以降低器件的纵向电场，从而可以提高器件的击穿电压。
进一步地，在屏蔽沟槽结构底部还具有第一导电类型半导体层10。
更进一步地，所述第一导电类型半导体层10向两侧横向延伸至第二导电类型半导体电荷存储层6下方的第二导电类型半导体漂移区9中。
进一步地，在沟槽栅结构底部还具有第一导电类型半导体层11。
进一步地，沟槽栅结构中还具有分裂电极83和厚的分裂电极介质层84，从而形成分裂沟槽栅结构。
进一步地，分裂电极介质层84的厚度大于栅介质层82的厚度。
进一步地，分裂沟槽栅结构底部还具有第一导电类型半导体层11。
更进一步地，所述第一导电类型半导体层11向两侧横向延伸至第二导电类型半导体电荷存储层6下方的第二导电类型半导体漂移区9中。
进一步地，第一导电类型半导体集电区13和第二导电类型半导体漂移区9之间还具有第二导电类型半导体场阻层12。
进一步地，由于上述提到的电荷补偿作用及横向电场的大小与距离相关，为了增强屏蔽沟槽结构对第二导电类型半导体电荷存储层的电场屏蔽作用，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，优选地，第一导电类型半导体基区5沿x轴方向的宽度大于其沿z轴的宽度。
进一步地，为了增强屏蔽沟槽结构对第二导电类型半导体电荷存储层的电场屏蔽作用、减小正向导通时发射极对漂移区过剩少数载流子的抽取面积、同时减小栅极电容，改善漂移区的载流子浓度分布，优选地，屏蔽沟槽结构的宽度大于沟槽栅结构的宽度。
进一步地，屏蔽沟槽介质层72的厚度大于栅介质层82的厚度。
具体地，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
进一步地，上述器件结构不仅适用于IGBT器件，将背面的第一导电类型半导体集电区14替换为第二导电类型半导体层，所述结构同样适用于MOSFET器件。
另一方面，本发明提供一种沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤一：制作第二导电类型半导体漂移区；
步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区的正面制作第二导电类型半导体电荷存储层6及位于第二导电类型半导体电荷存储层6顶层的第一导电类型半导体基区5；
步骤三：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体漂移区9上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层6的结深且沿器件顶层横向方向延伸；在第一沟槽内壁形成屏蔽沟槽介质层72，然后在第二沟槽内淀积电极材料形成屏蔽电极71，所述屏蔽电极71与周侧的屏蔽沟槽介质层72形成屏蔽沟槽结构；
步骤四：通过光刻、刻蚀、热氧化、淀积工艺，在第二导电类型半导体电荷存储层6上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层6的结深且沿器件顶层纵向方向延伸，所述第一沟槽与所述第二沟槽互不相通；在第一沟槽内壁形成栅介质层82，然后在沟槽内淀积栅电极材料形成栅电极81，所述栅电极81与周侧的栅介质层82形成沟槽栅结构；
步骤五：通过光刻、刻蚀、离子注入和高温退火工艺，在第一导电类型半导体基区5的顶层制作相互独立且并列设置的第一导电类型半导体发射区4和第二导电类型半导体发射区3；所述第二导电类型半导体发射区3一侧沿器件顶层纵向方向通过栅介质层82与栅电极81相连，其另一侧沿器件顶层横向方向通过屏蔽沟槽介质层72与屏蔽电极71相连，所述第一导电类型半导体发射区4一侧沿器件顶层横向方向通过屏蔽沟槽介质层72与屏蔽电极71相连；
步骤六：通过光刻、刻蚀和淀积工艺，在栅电极81及栅介质层82的上表面形成隔离介质层2；
步骤七：表面淀积金属，通过光刻、刻蚀工艺在隔离介质层2、第二导电类型半导体发射区3、第一导电类型半导体发射区4、屏蔽电极71和屏蔽沟槽介质层72上形成发射极金属1；
步骤八：翻转半导体器件，减薄半导体的厚度，通过离子注入和高温退火工艺，在第二导电类型半导体漂移区背面注入第一导电类型杂质形成第一导电类型半导体集电区13；
步骤九：背面淀积金属，在第一导电类型半导体集电区13上形成集电极金属14；至此制得沟槽栅电荷存储型IGBT器件。
进一步地，形成沟槽栅结构和屏蔽沟槽结构的顺序可交换。
进一步地，在形成第一导电类型半导体集电区13之前还包括如下步骤：在第二导电类型半导体漂移区背面注入第二导电类型杂质形成第二导电类型半导体场阻止层12。
进一步地，形成沟槽栅结构与形成第二导电类型半导体电荷存储层6和第一导电类型半导体基区5的顺序可交换。
进一步地，通过改变挖槽方式，使得沟槽栅结构沿器件表面从器件一端延伸至器件另一端且阻断屏蔽沟槽结构沿器件表面的延伸或者屏蔽沟槽结构沿器件表面从器件一端延伸至器件另一端且阻断沟槽栅结构沿器件表面的延伸。
具体地，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
本发明的工作原理详述如下：
为了解决随着电荷存储层的厚度和掺杂浓度的提高导致器件导通特性与击穿电压之间的矛盾，本发明在传统CSTBT结构的基础上引入了与发射极金属等电位的屏蔽沟槽结构，并使得屏蔽沟槽结构与沟槽栅结构在器件表面延伸方向不一致，且所述屏蔽沟槽结构的槽深大于电荷存储层，基于上述结构设计，本发明提出的屏蔽沟槽结构与沟槽栅结构在三维空间上的位置关系区别于现有结构中二者平行延伸，电荷存储层与基区形成的PN结反偏时会形成耗尽层，分别在半导体层中形成与其自由载流子导电类型不同的固定电荷，由于屏蔽沟槽结构中的电极与发射极金属等电位，等效为屏蔽沟槽结构能够提供导电类型与电荷存储层中固定电荷导电类型相反的电荷，从而形成电荷补偿，且电荷存储层与屏蔽沟槽结构之间会形成一个横向电场以降低器件的纵向电场，因此本发明提出的屏蔽沟槽结构和沟槽栅结构的三维设计能够对电荷存储层起到电荷补偿作用，从而有效屏蔽电荷存储层的电场，进而改善了电荷存储层的掺杂浓度和厚度对于器件耐压的限制，达到提高器件的击穿电压的目的。并且，屏蔽沟槽结构的沟槽内壁的介质层能够加厚，有利于缓解电场集中效应，进一步提高器件的击穿电压。正是由于屏蔽沟槽结构的电荷补偿作用电荷存储层的掺杂浓度和厚度对于器件耐压的限制，因此，采用本发明提出的器件结构即可通过提高电荷存储层的掺杂浓度和厚度来改善器件漂移区的载流子浓度分布，进而改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系，获得更宽的短路安全工作区(SCSOA)；同时，采用本发明提出的器件结构可以避免大的MOS结构沟道密度，有利于降低器件的饱和电流密度，能够进一步改善器件的短路安全工作区(SCSOA)。另外，屏蔽沟槽结构的存在减小了沟槽栅结构与集电区和发射区的有效接触面积，且沟槽栅结构与屏蔽沟槽结构形成的大的栅极-发射极电容并联上去也减小了栅极-发射极电容，从而降低了整体栅极-集电极电容和栅极-发射极电容，从而提高了器件的开关速度，降低了器件的开关损耗和对栅驱动电路能力的要求，进一步改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中。进一步地，本发明减小沟槽栅结构的槽深，使其小于电荷存储层的结深，这样能够进一步降低了栅极-集电极电容，提高了器件的开关速度，降低了器件的导通损耗Eon和对栅驱动电路能力的要求。进一步的屏蔽沟槽结构的存在减小了正向导通时发射极对漂移区过剩少数载流子的抽取面积、在减小栅极电容的同时，改善了漂移区的载流子浓度分布，进一步改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系。除此之外，本发明提供的制作方法不需要增加额外的工艺步骤，与传统沟槽栅电荷存储型IGBT制作方法兼容。
相比现有技术，本发明的有益效果在于：
本发明避免了电荷存储层掺杂浓度与厚度对器件耐压的限制，不仅提高了器件的击穿电压，改善器件的可靠性，而且显著改善了器件漂移去的载流子浓度分布，进而改善了正向导通压降Vceon与关断损耗Eoff之间的折中关系；本发明避免了器件MOS结构的沟道密度过大，从而降低了器件的饱和电流密度，改善了器件的短路安全工作区(SCSOA)；本发明显著降低了器件的栅极电容，尤其是栅极-集电极电容，从而提高了器件的开关速度，降低了器件的开关损耗和对删驱动电路能力的要求，并进一步改善了器件的正向导通压降Vceon与关断损耗Eoff之间的折中关系。另外，本发明提供的制作方法不需要增加额外的工艺步骤，与传统沟槽栅电荷存储型IGBT器件的制造工艺兼容。
附图说明
图1是传统沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图2是传统沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图3是传统沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图1中AB线的剖面示意图；
图4是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图5是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图6是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图4中AB线的剖面示意图；
图7是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图4中A'B'线的剖面示意图；
图8是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图9是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图10是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图8中AB线的剖面示意图；
图11是本发明实施例2提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图8中A'B'线的剖面示意图；
图12是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图13是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图14是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图12中AB线的剖面示意图；
图15是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图12中A'B'线的剖面示意图；
图16是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图17是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图18是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图16中AB线的剖面示意图；
图19是本发明实施例4提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图16中A'B'线的剖面示意图；
图20是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图21是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图22是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图20中AB线的剖面示意图；
图23是本发明实施例5提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图20中A'B'线的剖面示意图；
图24是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞的结构示意图；
图25是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件正面结构制作时形成隔离介质层和发射极金属之前的结构示意图；
图26是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图24中AB线的剖面示意图；
图27是本发明实施例6提供的一种沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿图24中A'B'线的剖面示意图；
图28是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽结构的沟槽后的四分之一元胞结构示意图；
图29是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽介质层后的四分之一元胞结构示意图；
图30是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽电极后的四分之一元胞结构示意图；
图31是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图32是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅介质层后的四分之一元胞结构示意图；
图33是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成栅电极后的四分之一元胞结构示意图；
图34是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区以及P+发射区后的四分之一元胞结构示意图；
图35是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件形成隔离介质层后的四分之一元胞结构示意图；
图36是本发明实施例1提供的一种沟槽栅电荷存储型IGBT器件完成全部工序后的四分之一元胞结构示意图；
图37是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图38是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成栅介质层后的四分之一元胞结构示意图；
图39是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成栅电极后的四分之一元胞结构示意图；
图40是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽结构的沟槽后的四分之一元胞结构示意图；
图41是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成P型层后的四分之一元胞结构示意图；
图42是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽沟槽介质层后的四分之一元胞结构示意图；
图43是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成屏蔽电极后的四分之一元胞结构示意图；
图44是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成N+发射区以及P+发射区后的四分之一元胞结构示意图；
图45是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件形成隔离介质层后的四分之一元胞结构示意图；
图46是本发明实施例3提供的一种沟槽栅电荷存储型IGBT器件完成全部工序后的四分之一元胞结构示意图；
图中：1为发射极金属，2为隔离介质层，3为N+发射区，4为P+发射区，5为P型基区，6为N型电荷存储层，71为屏蔽电极，72为屏蔽沟槽介质层，81为栅电极，82为栅介质层，9为N型漂移区，10为第一P型层，11为第二P型层，12为N型场阻止层，13为P型集电区，14为集电极金属。
具体实施方式
下面结合说明书附图和具体实施例对本发明的原理和特性进行详细的阐述：
在附图中相同的标号表示相同或者相似的组件或者元素。本发明提供的沟槽栅电荷存储型IGBT器件可以是N沟道器件，也可以是P沟道器件，下面以N沟道器件为例进行说明，所属领域技术人员在公开N沟道器件的基础上能够清楚P沟道器件的结构及工作原理。
实施例1：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图4所示，沿AB线和A'B'线的剖面如图6和图7所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图4；
所述四分之一元胞包括自下而上依次层叠设置的集电极金属14、P型集电区13、N型漂移区9和发射极金属1；所述N型漂移区9顶层分别具有N型电荷存储层6、P型基区5、P+发射区4和N+发射区3；所述P型基区5位于N型电荷存储层6上表面；P+发射区4和N+发射区3相互独立且并列位于P型基区5的上表面，P+发射区4和N+发射区3的上表面与发射极金属1相连；其特征在于：所述N型漂移区9的顶层具有沟槽栅结构，所述沟槽栅结构包括栅电极81和栅介质层82，所述栅电极81向下穿过N+发射区3和P型基区5进入N型电荷存储层6中，即栅电极81的深度小于N型电荷存储层6的结深，并且栅电极81沿z轴自器件一端延伸至另一端，栅电极81与N+发射区3、P型基区5和N型电荷存储层6之间通过栅介质层82相连，栅电极81上表面通过隔离介质层2与发射极金属1相连；所述N型漂移区9的顶层还具有屏蔽沟槽结构，所述屏蔽沟槽结构包括屏蔽电极71和屏蔽沟槽介质层72，所述屏蔽电极71向下穿过P+发射区4、P型基区5和N型电荷存储层6进入N型漂移区9中，即屏蔽电极71的深度大于N型电荷存储层6的结深，并且屏蔽电极71沿x轴自器件一端延伸至栅电极81侧面的栅介质层82，屏蔽电极71与栅电极81通过栅介质层82相隔离，屏蔽电极71与N+发射区3、P+发射区4、P型基区5、N型电荷存储层6和N型漂移区9之间通过屏蔽沟槽介质层72相连，屏蔽电极71与发射极金属1等电位。
本实施例中，P+发射区4沿z轴方向的尺寸为0.2～0.5μm，沿y轴方向的尺寸即结深为0.1～0.3μm；所述P型基区5沿x轴方向的尺寸为2～10μm，沿y轴的尺寸即结深为0.3～1μm；所述N型电荷存储层6沿y轴的尺寸即结深为0.5～1μm；所述沟槽栅结构的槽深为0.6～3μm；所述屏蔽沟槽结构的槽深为4～8μm。
本实施例结构提出的屏蔽沟槽结构与沟槽栅结构在三维空间上的位置关系区别于现有结构中二者平行延伸，屏蔽沟槽结构中的电极与发射极金属等电位可等效提供负电荷，当N型电荷存储层6与P型基区5形成的PN结反偏时，N型电荷存储层6中带正电的电离施主与屏蔽沟槽中的负电荷形成电荷补偿，且此时带正电的电离施主产生指向负电荷的横向电场从而降低器件的纵向电场，同时将栅电极81暴露在器件的xoy面，有利于后续芯片封装时引出电极。
实施例2：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图8所示，沿AB线和A'B'线的剖面如图10和图11所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图8；
与实施例1相比，本实施的不同之处在于：在屏蔽沟槽结构的底部引入第一P型层10，第一P型层10与屏蔽电极71通过屏蔽电极介质层72连接，除此之外其余结构均与实施例1相同，本实施例中，第一P型层10的结深为0.5～1μm。
作为优选实施方式，所述第一P型层10向两侧横向延伸至N型电荷存储层6下方的N型漂移区9中，以此来屏蔽N型电荷存储层6中负电荷的影响，并且进一步降低了栅极电容，同时也有助于改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例3：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图12所示，沿AB线和A'B'线的剖面如图14和图15所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图12；
与实施例2相比，本实施的不同之处在于：屏蔽电极71沿x轴自器件一端延伸至另一端，栅电极81沿z轴自器件一端延伸至屏蔽电极71侧面的屏蔽沟槽介质层72，屏蔽电极71与栅电极81通过屏蔽沟槽介质层72连接，除此之外其余结构均与实施例2相同。
本实施例通过减小沟槽栅结构沿z轴方向延伸的深度，减小了MOS结构的沟道密度，从而降低了器件的饱和电流密度，改善了器件的短路安全工作区SCSOA特性。
实施例4：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图16所示，沿AB线和A'B'线的剖面如图18和图19所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图16；
与实施例3相比，本实施的不同之处在于：沟槽栅结构底部引入第二P型层11，第二P型层11与栅电极81通过栅介质层82连接，除此之外其余结构均与实施例3相同，本实施例中，第二P型层11的结深为0.5～1μm。
作为优选实施方式，所述第二P型层11向两侧横向延伸至N型电荷存储层6下方的N型漂移区9中，以此来屏蔽N型电荷存储层6中负电荷的影响，并且进一步降低了栅极电容，同时也有助于改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例5：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图20所示，沿AB线和A'B'线的剖面如图22和图23所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图20；
与实施例3相比，本实施的不同之处在于：沟槽栅结构中引入分裂电极83和厚的分裂电极介质层84，分裂电极83与发射极金属1等电位，分裂电极介质层84的厚度大于栅介质层82的厚度。本实施例通过引入分裂电极83减小了器件的栅极电容，从而提高了器件的开关速度并降低了开关损耗，而厚的分裂电极介质层提高了器件击穿电压，改善了器件的可靠性。
实施例6：
本发明提供一种沟槽栅电荷存储型IGBT，其四分之一元胞如图24所示，沿AB线和A'B'线的剖面如图26和图27所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图24；
与实施例5相比，本实施的不同之处在于：分裂沟槽栅结构底部引入第二P型层11，第二P型层11与分裂电极83通过分裂电极介质层84连接，第二P型层11的结深为0.5～1μm。本实施例结合了实施例4和实施例5的特点和优良特性。
实施例7：
本实施例以1200V电压等级的沟槽栅电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
一种沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区9，所选硅片的厚度为300～600μm，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层6，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；再在N型电荷存储层6上方通过离子注入P型杂质并退火处理制得P型基区5，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟；
步骤3：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第一沟槽，如附图16所示，第一沟槽从器件右端延伸至器件左端，且第一沟槽的深度大于N型电荷存储层6的结深；
步骤4：于1050℃～1150℃的O2气氛下，在所述第一沟槽内壁形成介质层作为屏蔽电极介质层72，如附图17所示；而后于750℃～950℃下，在所述第一沟槽内淀积屏蔽电极材料形成屏蔽电极71，本实施例采用多晶硅材料作为屏蔽电极材料，第一沟槽内的屏蔽电极71及其周侧的屏蔽电极介质层72形成了对N型电荷存储层6的电场起屏蔽作用的屏蔽沟槽结构，屏蔽沟槽结构如附图18所示；
步骤5：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第二沟槽，如附图19所示，第二沟槽从器件的前端延伸至后端；所述第二沟槽的深度小于N型电荷存储层6的结深；
步骤6：于1050℃～1150℃的O2气氛下，在所述第二沟槽内壁形成介质层作为栅介质层82，如附图20所示，第二沟槽与第一沟槽空间上相互垂直且互不连通，二者通过栅介质层82隔离；而后于750℃～950℃下，在所述第二沟槽内淀积栅电极材料作为栅电极81，本实施例采用多晶硅材料作为栅电极材料，第二沟槽内的栅电极81及栅介质层82形成沟槽栅结构，沟槽栅结构如附图21所示；
步骤7：通过光刻、离子注入工艺，在第一沟槽与第二沟槽之间的P型基区5顶层分别注入N型杂质和P型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并列设置的N+发射区3和P+发射区4；如附图22所示，所述N+发射区3左侧沿器件顶层纵向方向与栅介质层82相连，背面侧沿器件顶层横向方向与屏蔽沟槽介质层72相连；所述P+发射区4的背面侧沿器件横向方向与屏蔽沟槽介质层72相连；
步骤8：如附图23所示，在器件表面淀积介质层，并采用光刻、刻蚀工艺，在栅电极81和栅介质层82上表面形成隔离介质层2；
步骤9：在器件表面淀积金属，并采用光刻、刻蚀工艺，在隔离介质层2、N+发射区3、P+发射区4和屏蔽电极71和屏蔽沟槽介质层72上表面形成发射极金属1；
步骤10：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层12，N型场阻止层12的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，退火时间为300～600分钟；在N型场阻止层12背面注入P型杂质形成P型集电区13，注入能量为40～60keV，注入剂量为1012～1013个/cm2，于H2与N2混合的气氛下进行背面退火，背面退火的温度为400～450℃，背面退火的时间为20～30分钟；背面淀积金属形成集电极金属14，如附图24所示，至此完成沟槽栅电荷存储型IGBT的制备。
需要说明的是，本实施给出的制备方法中，器件表面的横向位置对应说明书附图示出坐标系的x轴方向，器件表面的纵向位置对应说明书附图示出坐标系的z轴方向，下文不再赘述。
进一步地，本发明中形成沟槽栅结构和屏蔽沟槽结构的顺序可以交换。
进一步地，本发明中形成沟槽结构与形成N型电荷存储层6和P型基区5的顺序可以交换。
进一步地，如附图25至34所示，本发明中通过改变挖槽方式，使得屏蔽沟槽结构中屏蔽电极71沿器件顶层横向方向如附图12中x轴方向从一端延伸至另一端，而沟槽栅结构中栅电极81沿器件顶层纵向方向如附图12中z轴方向从一端延伸至屏蔽沟槽介质层72，并且栅电极81与屏蔽电极71二者通过屏蔽沟槽介质层72隔离。
进一步地，本发明步骤4中可增加离子注入步骤在屏蔽沟槽结构的底部形成第一P型层10，即可得到如实施例2示意的器件结构。
进一步地，本发明步骤10中N型场阻止层12的制备可在制备器件的正面结构之前进行制备；或者直接选用具有N型场阻止层12和N型漂移区9的双层外延材料作为工艺起始的硅片材料。
进一步地，本发明步骤10中N型场阻止层12的制备亦可省略。
进一步地，本发明中隔离介质层2、屏蔽沟槽介质层72和栅介质层82的材料可以采用同种材料也可以采用不同种材料组合。
进一步地，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备，文中不再赘述。
以上为本发明的优选实施例，通过上述说明内容，本领域技术人员能够在不偏离本发明技术思想的范围内，进行多种多样的变更以及修改。因此本发明的技术性范围并不局限于说明书的内容，凡依本发明申请专利范围所作的均等变化与修饰，皆应属于本发明的涵盖范围。