本发明涉及半导体制造领域，尤其涉及一种检测对准偏移的方法。
背景技术
随着便携式电子设备的高速发展，对数据存储的要求越来越高。用于存储数据的半导体存储器分为易失性存储器和非易失性存储器。在非易失性存储器中，闪存(flashmemory)由于其很高的芯片存储密度，以及较佳的工艺适应性，已经成为一种极为重要的器件。
采用自对准技术形成闪存单元时，经常会使用到曝光工艺，由于在曝光工艺中会存在不同晶圆间或单一晶圆不同位置两层曝光的对准偏移问题，浮栅曝光相对于控制栅曝光会不可避免的产生对准偏移，而普通曝光工艺由于受到监测晶圆数量和测试点的限制，成本和生产效率低下，在线监测不能很好反映浮栅和控制栅之间是否有偏移。
技术实现要素：
本发明的目的在于提供一种检测对准偏移的方法，以解决现有技术无法有效的检测闪存单元的浮栅和控制栅之间是否有偏移等问题。
为了达到上述目的，本发明提供了一种检测对准偏移的方法，包括：
提供衬底，所述衬底包括闪存区及测试区，所述闪存区用于形成闪存单元，所述测试区对应的衬底中形成有隔离结构，在所述隔离结构上形成控制栅多晶硅层；
刻蚀部分所述控制栅多晶硅层，以在所述控制栅多晶硅层相对的第一端和第二端形成具有预设长度的隔离沟槽，使剩余的所述控制栅多晶硅层呈“h”字型；
形成介质层，所述介质层覆盖所述控制栅多晶硅层及所述衬底；
刻蚀所述介质层，形成具有第一截面宽度l1的第一开口和第二截面宽度l2的第二开口，所述第一截面宽度l1较所述第二截面宽度l2小，并且，所述第一开口和所述第二开口均暴露出宽度为第一截面宽度l1的控制栅多晶硅层，所述第二开口的剩余部分暴露出所述隔离结构；
在所述第一开口和所述第二开口中填充绝缘材料，并去除所述介质层，形成第三开口；
保留所述控制栅多晶硅层的第一端和第二端的具有所述预设长度的部分，去除所述第三开口下方的控制栅多晶硅层直至暴露出所述隔离结构，形成第一控制栅条和第二控制栅条；
检测所述第一控制栅条的电阻r1和所述第二控制栅条的电阻r2并进行比较，判断所述闪存单元中的浮栅与控制栅之间的移位是否满足控制要求。
可选的，若所述第一控制栅条的宽度与所述第二控制栅条的宽度之差小于等于第一阈值，所述闪存单元中的浮栅与控制栅之间没有移位；若所述第一控制栅条的宽度与所述第二控制栅条的宽度之差小于或者大于所述第一阈值，所述闪存单元中的浮栅与控制栅之间产生了移位。
可选的，若所述第一控制栅条的电阻r1与所述第二控制栅条的电阻r2之差小于或者等于第二阈值，所述闪存单元中的浮栅与控制栅之间没有移位；若所述第一控制栅条的电阻r1与所述第二控制栅条的电阻r2之差大于所述第二阈值，所述闪存单元中的浮栅与控制栅之间产生了移位。
可选的，所述闪存单元中的浮栅与控制栅之间移位的距离等于((r2-r1)/r1)*l1。
可选的，通过所述第一控制栅条的电阻r1与所述第二控制栅条的电阻r2的大小，判断所述浮栅多晶硅层与所述控制栅多晶硅层之间移位的方向。
可选的，所述隔离沟槽的两侧分别形成有所述第一开口和所述第二开口。
可选的，所述第一开口较所述第二开口更靠近所述隔离沟槽。
可选的，检测所述第一控制栅条的电阻r1和所述第二控制栅条的电阻r2之前，所述检测对准偏移的方法还包括：
在所述第一控制栅条和所述第二控制栅条的两端形成接触孔。
可选的，所述介质层的材料包括氮化硅和/或氮化钛。
在本发明提供的检测对准偏移的方法中，包括在所述晶圆测试区的衬底上形成控制栅多晶硅层，再在控制栅多晶硅层上形成介质层，在介质层上形成两个截面宽度不同的开口，其中，两个开口覆盖所述控制栅多晶硅层的宽度均为较小的开口的截面宽度，最后去除所述介质层下方的控制栅多晶硅层，形成第一控制栅条和第二控制栅条，所述闪存单元的浮栅和控制栅没有产生移位时，所述第一控制栅条和所述第二控制栅条的截面宽度相等，反之，若所述闪存单元的浮栅和控制栅产生了移位，所述第一控制栅条和所述第二控制栅条的截面宽度不相等，所述第一控制栅条和所述第二控制栅条的长度和材料均相同，其电阻的比值为截面宽度的反比，通过检测所述第一控制栅条和所述第二控制栅条的电阻大小，可以有效的反映出所述闪存单元的浮栅和所述控制栅是否产生了移位，提高了产品的良率，避免了批量性不良品的产生。
附图说明
图1为实施例提供的检测对准偏移的方法的流程图；
图2为实施例提供的在测试区对应的衬底上形成控制栅层的示意图；
图3为实施例提供的测试区的隔离沟槽的示意图；
图4为实施例提供的测试区的隔离沟槽的又一示意图；
图5为实施例提供的闪存区的隔离沟槽的示意图；
图6为实施例提供的形成介质层的示意图；
图7为实施例提供的形成第一开口和第二开口的示意图；
图8为实施例提供的形成第三开口的示意图；
图9为实施例提供的形成第一开口和第二开口的又一示意图；
图10为实施例提供的去除介质层的示意图；
图11为实施例提供的形成接触孔的示意图；
其中，1-衬底，11-隔离结构，2-控制栅多晶硅层，21-控制栅多晶硅层的第一侧，22-控制栅多晶硅层的第二侧，3-隔离沟槽，31-隔离沟槽，4-介质层，40-第三开口，41-第一开口，42-第二开口，43-光罩，51-第一控制栅条，52-第二控制栅条，6-接触孔。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为实施例提供的检测对准偏移的方法的流程图，所述检测对准偏移的方法包括：
s1：提供衬底，所述衬底包括闪存区及测试区，所述闪存区用于形成闪存单元，所述测试区对应的衬底中形成有隔离结构，在所述隔离结构上形成控制栅多晶硅层；
s2：刻蚀部分所述控制栅多晶硅层，以在所述控制栅多晶硅层相对的第一端和第二端形成具有预设长度的隔离沟槽，使剩余的所述控制栅多晶硅层呈“h”字型；
s3：形成介质层，所述介质层覆盖所述控制栅多晶硅层及所述衬底；
s4：刻蚀所述介质层，形成具有第一截面宽度l1的第一开口和第二截面宽度l2的第二开口，所述第一截面宽度l1较所述第二截面宽度l2小，并且，所述第一开口和所述第二开口均暴露出宽度为第一截面宽度l1的控制栅多晶硅层，所述第二开口的剩余部分暴露出所述隔离结构；
s5：在所述第一开口和所述第二开口中填充绝缘材料，并去除所述介质层，形成第三开口；
s6：保留所述控制栅多晶硅层的第一端和第二端的具有所述预设长度的部分，去除所述第三开口下方的控制栅多晶硅层直至暴露出所述隔离结构，形成第一控制栅条和第二控制栅条；
s7：检测所述第一控制栅条的电阻r1和所述第二控制栅条的电阻r2并进行比较，判断所述闪存单元中的浮栅与控制栅之间的移位是否满足控制要求。
如图2所示，所述衬底1包括闪存区和测试区(图中仅示意性展示出了测试区)，所述衬底1的闪存区用于形成正常的闪存单元，所述测试区通常可以采用同样的工艺形成一些测试结构，以对闪存单元的性能进行测试。首先在所述闪存区的衬底上形成浮栅多晶硅层，然后刻蚀所述浮栅多晶硅层及所述衬底1，形成浅沟槽，然后在所述浅沟槽中填充隔离材料，形成隔离结构11，所述隔离结构11分布在所述闪存区和测试区中，然后再形成控制栅多晶硅层2，所述控制栅多晶硅层2覆盖所述闪存区的浮栅多晶硅层，并且在所述测试区上，所述控制栅多晶硅层2仅覆盖所述测试区的隔离结构11，所述衬底1的材料可以是硅、锗、锗硅或砷化镓等，并且所述闪存区内通过离子注入等方式形成了有源区。
接着参阅图3-图4，所述控制栅多晶硅层2具有第一端21和第二端22，所述第一端21和所述第二端22相对，刻蚀所述控制栅多晶硅层2的第一端21和所述第二端22，以在所述第一端21和第二端22均形成一长度为预设长度h的隔离沟槽3，如图3所示，所述隔离沟槽3的深度大于等于所述控制栅多晶硅层2的厚度。如图4所示，形成所述隔离沟槽3后，所述控制栅多晶硅层2呈横躺的“h”字型。如图5所示，在所述测试区形成隔离沟槽3的同时，可以在所述闪存区中也形成隔离沟槽31，用于将后续形成的闪存单元的不同行的控制栅隔开，所述闪存区的隔离沟槽31与所述测试区的隔离沟槽3采用同一个光罩做掩膜，所述光罩对应的闪存区和测试区的图形不同，使所述闪存区中的隔离沟槽31呈反“z”字形，而所述测试区的隔离沟槽3呈横躺的“h”字型。
请继续参阅图6，形成介质层4，所述介质层4覆盖所述闪存区及测试区的控制栅多晶硅层2和所述衬底1，所述介质层4的材料可以是氮化硅和/或氮化钛。接着如图7所示，采用各项异性的刻蚀方法刻蚀所述介质层4，在所述测试区形成具有第一截面宽度l1的第一开口41和具有第二截面宽度l2的第二开口42，所述第一开口41的第一截面宽度l1较所述第二开口42的第二截面宽度为l2小，此时，如图8所示，为了形成闪存单元，在所述测试区的介质层4上形成所述第一开口41及第二开口42的同时，所述闪存区对应的介质层4上也形成了第三开口40，形成所述第一开口41、第二开口42及所述第三开口40是采用同一个光罩，所述光罩对应的闪存区和测试区的图形不同，使每个所述第三开口40的截面宽度相同，而所述第一开口41的第一截面宽度l1较所述第二开口42的第二截面宽度为l2小，并且，所述第三开口40的截面宽度较所述第二开口42截面宽度大。具体的，所述第一开口41和所述第二开口42均分布在隔离沟槽3的两侧，所述第一开口41与所述隔离沟槽3的距离较所述第二开口42与所述隔离沟槽3的距离更小，即所述第一开口41更靠近所述隔离沟槽3。所述第一开口41暴露出宽度为l1的控制栅多晶硅层2，所述第二开口42也暴露出了宽度为l1的控制栅多晶硅层2，还有l2-l1的宽度暴露出衬底1，具体可参阅图9。
接着，请参阅图10，将所述第一开口41和所述第二开口42采用隔离材料(可以是氧化硅)填实，具体的，采用沉积工艺在所述第一开口41、所述第二开口42及所述第三开口40的侧壁形成侧墙，所述第二开口42的侧壁较2倍侧墙的厚度更小，所以所述第一开口41和所述第二开口42被侧墙填实，而所述第三开口40的宽度较所述第二开口42宽，形成侧墙后，所述第三开口40的底部还暴露出控制栅多晶硅层2。
接下来采用光罩43保护测试区的控制栅多晶硅层2的第一端21和第二端22宽度为h的区域(即盖住所述隔离沟槽3)，所述光罩43将闪存区全打开，刻蚀以去除所述剩余的控制栅多晶硅层2，此时，所述第三开口40的底部暴露出的控制栅多晶硅层2被刻蚀掉，由于所述第一开口41和所述第二开口42被填住，所述第一开口41和所述第二开口42下方及被光罩43盖住的所述控制栅多晶硅层2被保留，最后去除所述介质层4后，再进行刻蚀，去除所述闪存区多余的控制栅多晶硅层，形成浮栅和控制栅，而所述测试区形成了第一控制栅条51和第二控制栅条52，并且，由于所述第一开口41和所述第二开口42覆盖所述控制栅多晶硅层2的宽度均为所述第一截面宽度l1。
由于所述闪存单元的浮栅及控制栅的位置是由多步刻蚀工艺决定的，当某一步刻蚀工艺产生偏差时，所述闪存单元的浮栅及控制栅会产生偏移，而所述测试区形成的结构是与所述闪存区采用同样的工艺形成的，所以所述测试区的结构可以直接反应出所述闪存区的工艺好坏，具体的，所述第一开口41、第二开口42及第三开口采用同一光罩同样的刻蚀工艺形成，当所述第一开口41、第二开口42产生偏移时，所述第三开口40势必也会产生偏移，进而影响到浮栅和控制栅之间的对准，由于采用自对准工艺，产生偏移时，势必是三个开口同时上偏或同时下偏，而所述第一开口41及第二开口42的偏移时，所述第一控制栅条51的宽度是不变的，所述第二控制栅条52的宽度会相应的变宽或变窄(上偏变宽，下偏变窄)，若闪存区的浮栅和控制栅没有移位，则形成的所述第一控制栅条51和第二控制栅条52的宽度之差小于等于第一阈值(近似相等)，由于没有发生移位，所述第一阈值很小，即所述第一控制栅条51和第二控制栅条52的宽度均接近所述第一截面宽度l1，所述第一控制栅条51和第二控制栅条52的宽度可以近似看成是相等的。
最后请参阅图11，在所述第一控制栅条51和第二控制栅条52的两端形成接触孔6，以检测所述第一控制栅条51和第二控制栅条52的电阻大小，如图10所示，由于所述第一控制栅条51和第二控制栅条52的长度相等，并且同样采用了多晶硅材料，其电阻的比值应该与其截面宽度呈反比，当所述闪存单元的浮栅和所述控制栅没有移位时，所述第一控制栅条51与第二控制栅条52的长度相等，所述第一控制栅条51与第二控制栅条52的宽度近似相等；当所述浮栅和所述控制栅产生了移位，所述第一控制栅条51与第二控制栅条52的宽度大于所述第一阈值，所述第一控制栅条51与第二控制栅条52的宽度不相等。
具体的，由于所述第一控制栅条51和第二控制栅条52的宽度不易量测，可以通过检测所述第一控制栅条51和第二控制栅条52的电阻大小来判断所述闪存单元的浮栅和所述控制栅之间是否产生了位移，当所述第一控制栅条的电阻r1与所述第二控制栅条的电阻r2之差小于等于第二阈值时，可以认为所述第一控制栅条的电阻r1与所述第二控制栅条的电阻r2近似相等，所述浮栅多与所述控制栅之间没有移位；当所述第一控制栅条的电阻r1与所述第二控制栅条的电阻r2之差大于所述第二阈值时，所述浮栅与所述控制栅之间产生了移位。进一步，当发生上移时，所述第二控制栅条52的截面宽度会变窄，反之，下移时，所述第二控制栅条52的截面宽度变宽，而移位的距离l2-l1＝((r2-r1)/r1)*l1，并且可以通过这个距离值的正负判断出移位的方向。
综上，在本发明提供的检测对准偏移的方法中，包括在所述晶圆测试区的衬底中的隔离结构上形成控制栅多晶硅层，再在控制栅多晶硅层上形成介质层，在介质层上形成两个截面宽度不同的开口，其中，两个开口覆盖所述控制栅多晶硅层的宽度均为较小的开口的截面宽度，最后去除所述介质层下方的控制栅多晶硅层，形成第一控制栅条和第二控制栅条，所述闪存单元的浮栅和控制栅没有产生移位时，所述第一控制栅条和所述第二控制栅条的截面宽度相等，反之，若所述闪存单元的浮栅和控制栅产生了移位，所述第一控制栅条和所述第二控制栅条的截面宽度不相等，所述第一控制栅条和所述第二控制栅条的长度和材料均相同，其电阻的比值为截面宽度的反比，通过检测所述第一控制栅条和所述第二控制栅条的电阻大小，可以有效的反映出所述闪存单元的浮栅和所述控制栅是否产生了移位，提高了产品的在线监测能力，避免了批量性不良品的产生。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。