本发明涉及半导体制备领域，尤其涉及一种SOI衬底结构及其制备方法、半导体器件及其制备方法。
背景技术：
绝缘体上硅(Silicon-On-Insulator，简称SOI)技术通过利用形成在绝缘层上的半导体硅薄膜层来制备半导体器件，从而实现了完全的介质隔离。SOI器件与体硅器件相比，不仅能够降低衬底的寄生电容和漏电流，更具有无闩锁、高速度、低功耗、高集成度、耐高温、抗辐射等优点，故在多种领域得到了广泛的应用。
目前，SOI衬底结构通常包括一支撑衬底、依次形成在所述支撑衬底上的一绝缘层和一顶层半导体层(例如硅层)，并且直接在顶层半导体层上制备器件。然而，例如对于MOS器件而言，由于所述支撑衬底与沟道区之间间隔着所述绝缘层，故所述衬底、绝缘层和沟道区同样也构成了一MOS结构，故将所述支撑衬底对沟道区产生的影响(例如影响了阈值电压的大小)称为背栅效应，背栅效应会导致MOS器件的阈值电压改变。目前通过在支撑衬底中形成可控的背栅区以实现对背栅效应的控制，但是，在制备具有背栅的SOI器件时，需要在现有的SOI结构基础上进行较大加工改动，工艺步骤较为复杂，并且在器件尺寸不断缩减的趋势下，保证背栅之间的隔离性变得更为困难，而背栅的隔离性不足也会导致背栅对阈值电压的调整效果也会受到影响。
技术实现要素：
本发明的目的在于提供一种SOI衬底结构及其制备方法、半导体器件及其制备方法以解决目前具有背栅的器件的制备工艺复杂，及制备出的背栅隔离性较差的问题。
因此，本发明提供了一种SOI衬底结构，包括：
支撑衬底；
第一绝缘层，形成在所述支撑衬底上；
第一半导体层，形成在所述第一绝缘层上，所述第一半导体层包括多个第一半导体区和隔离部，，所述隔离部形成在所述第一半导体区之间，以使相邻的将所述第一半导体区相互隔离；
第二绝缘层，形成在所述第一半导体层上；以及，
第二半导体层，形成在所述第二绝缘层上。
优选的，所述第一绝缘层、所述隔离部和所述第二绝缘层的材料相同。
以及，本发明还相应地提供了一种SOI衬底结构的制备方法，包括：
提供一支撑衬底；
在所述支撑衬底上依次形成一第一绝缘层和一第一半导体材料层，并在所述第一半导体材料层中形成多个开口，所述开口暴露出所述第一绝缘层，以将所述第一半导体材料层分隔为多个第一半导体区；
在所述开口中填充材料以形成隔离部，所述第一半导体区和所述隔离部构成第一半导体层；以及，
在所述第一半导体层上依次形成一第二绝缘层和一第二半导体层。
优选的，所述支撑衬底的材料包括硅，所述第一绝缘层、所述隔离部和所述第二绝缘层的材料包括氧化硅。
优选的，所述支撑衬底、第一绝缘层和第一半导体材料层的形成方法包括：
提供一硅基底；
执行离子注入和退火工艺，以在所述硅基底中形成一埋氧化硅层；其中，
所述硅基底中位于所述埋氧化硅层下方的部分构成所述支撑衬底，所述埋氧化硅层用于构成所述第一绝缘层，所述硅基底中位于所述埋氧化层上方的部分用于构成所述第一半导体材料层。
优选的，所述第二半导体层的形成方法包括：
提供一材料基底；
执行离子注入工艺，在所述材料基底中注入氢离子，以在所述材料基底中形成一氢掺杂区；
将所述材料基底键合于所述支撑衬底上的所述第二绝缘层上；
执行热处理工艺，以使所述材料基底在所述氢掺杂区的位置上分离为两部分，去除未与所述第二绝缘层相互键合的部分，并保留与所述第二绝缘层相互键合的部分以作为所述第二半导体层。
优选的，所述第二绝缘层和所述第二半导体层的形成方法包括：
提供一材料基底，在所述材料基底上形成有一氧化硅层；
执行离子注入工艺，在所述材料基底中注入氢离子，以在所述材料基底中形成一氢掺杂区，所述氢掺杂区与所述氧化硅层相互分隔；
键合所述材料基底和所述支撑衬底，所述材料基底的所述氧化硅层和所述支撑衬底的所述第一半导体层相互键合；
执行热处理工艺，以使所述材料基底在所述氢掺杂区的位置上分离为两部分，将未与所述第一半导体层相互键合的部分剥离，并保留与所述第一半导体层相互键合的部分；
其中，保留下的所述氧化硅层构成所述第二绝缘层，保留下的位于所述氧化硅层上的所述材料基底构成所述第二半导体层。
此外，基于本发明所提供的SOI衬底结构，本发明还提出了一种半导体器件，包括：
支撑衬底；
第一绝缘层，形成在所述支撑衬底上；
第一半导体层，形成在所述第一绝缘层上，所述第一半导体层包括多个背栅区和隔离部，所述隔离部形成在所述背栅区之间，以使相邻的所述背栅区相互隔离；
第二绝缘层，形成在所述第一半导体层上；
以及，第二半导体层，形成在所述第二绝缘层上，在所述第二半导体层对应所述背栅区的部分上形成有半导体结构。
优选的，所述半导体器件还包括：
隔离结构，形成在所述第二半导体层对应在相邻半导体结构之间的部分中，并且所述隔离结构至少部分延伸至所述背栅区的上方；
层间介质层，形成在所述第二半导体层上；以及，
背栅插塞，贯穿所述层间介质层、所述隔离结构和所述第二绝缘层，以和所述背栅区电性连接。
以及，本发明还相应的提供了一种半导体器件的制备方法，包括：
提供一如上所述的SOI衬底结构；
对所述第一半导体层中的多个第一半导体区执行离子注入工艺，以形成多个相互隔离的背栅区；以及，
在所述第二半导体层位于所述背栅区上方的部分中形成多个半导体结构。
优选的，所述半导体器件的制备方法还包括：
在所述第二半导体层对应在相邻半导体结构之间的部分中形成隔离结构，所述隔离结构至少部分延伸至所述背栅区的上方；
在所述第二半导体层上形成一层间介质层，所述层间介质层填充相邻的所述半导体结构之间的间隙；以及，
在所述背栅区的上方形成背栅插塞，所述背栅插塞贯穿所述层间介质层、所述隔离结构和所述第二绝缘层，以和所述背栅区电性连接。
本发明提供的一种SOI衬底结构及其制备方法，通过在支撑衬底上依次形成第一绝缘层、第一半导体层、第二绝缘层和第二半导体层，并在所述第一半导体层中形成隔离部以将所述第一半导体层分隔为多个第一半导体区。从而，利用所述第一绝缘层、第二绝缘层和隔离部实现了第一半导体区之间以及第一半导体层和上下层之间的全面隔离。进而，在制备例如具有背栅的器件时，可直接将所述第一半导体区制成背栅，实现了器件制备工艺的简化，且具有更好的背栅隔离性，并使背栅对半导体器件(例如MOS器件)的阈值电压的控制更为准确。
附图说明
图1是本发明实施例一中的SOI衬底结构的结构示意图；
图2是本发明实施例一中的SOI衬底结构的制备方法的流程示意图；
图3～图9是本发明实施例一中的SOI衬底结构在其制备过程中的结构示意图；
图10～图13是本发明实施例二中的SOI衬底结构在其制备过程中的结构示意图；
图14是本发明实施例三中的一种半导体器件的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种SOI衬底结构及其制备方法、半导体器件及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1是本发明实施例一中的SOI衬底结构的结构示意图，以下参考图1所示。本实施例中提出了一种SOI衬底结构，包括：
支撑衬底1，所述支撑衬底为一半导体衬底；
第一绝缘层2，形成在所述支撑衬底上；
第一半导体层，形成在所述第一绝缘层1上，所述第一半导体层包括多个第一半导体区31和隔离部32，所述第一半导体区31相互间隔，所述隔离部32形成在所述第一半导体区31之间，以将所述第一半导体区31相互隔离；
第二绝缘层4，形成在所述第一半导体层上；
以及，第二半导体层5，形成在所述第二绝缘层4上。
具体而言，所述支撑衬底1例如为硅衬底，所述第一绝缘层2起到了隔离支撑衬底1与第一半导体层的作用，所述第二绝缘层4起到了隔离第一半导体层和第二半导体层5的作用。而在目前的SOI衬底中，通常采用埋氧化层作为绝缘层，故本实施例中所述第一绝缘层2和所述第二绝缘层4也均可采用氧化硅材料，从而以埋氧化层作为绝缘层。所述第一半导体层包括多个第一半导体区31和隔离部32，所述隔离部32与下方的第一绝缘层2及上方的第二绝缘层4相连，进而将多个第一半导体区31分别隔离开来，进而，使得所述第一半导体区31具有极好的隔离性能。在后续制备半导体器件(尤其是MOS器件)的过程中，可利用所述第一半导体区31直接形成例如背栅，不仅能够简化半导体器件的制备过程，还能够使背栅具有良好的隔离性，使得背栅对半导体器件(例如MOS器件)的阈值电压的控制更为准确。
作为优选的方案，所述第一绝缘层2、所述隔离部32和所述第二绝缘层4的材料相同。
具体的，由于所述第一绝缘层2和所述第二绝缘层4通常在采用的均是氧化硅材料，若所述隔离部32采用其他材料时，容易导致材料之间的应力不匹配的问题，故可令所述第一绝缘层2、所述隔离部32和所述第二绝缘层4采用的材料相同，例如均采用氧化硅材料。
基于上述的SOI衬底结构，本实施例中还相应地提出了一种SOI衬底结构的制备方法。图2是本发明实施例一中的SOI衬底结构的制备方法的流程示意图，图3～图9是本发明实施例一中的SOI衬底结构在其制备过程中的结构示意图，以下参考图2～图9所示，对本实施例中所提出的SOI衬底结构的制备方法做出详细的描述。
首先，执行步骤S1，参考图3所示，提供一支撑衬底1。
具体的，所述支撑衬底1可以为半导体衬底(例如硅衬底)，也可以采用玻璃衬底(例如石英衬底、蓝宝石衬底等)，本实施例中所述支撑衬底1例如为硅衬底，进而，在硅衬底上制备SOI衬底结构时具有更多的方法可以选择。
接着，执行步骤S2，参考图3和图4所示，在所述支撑衬底1上依次形成一第一绝缘层2和一第一半导体材料层3，并在所述第一半导体材料层3中形成多个开口33，所述开口33暴露出所述第一绝缘层2，并将所述第一半导体材料层3分隔为多个第一半导体区31；
具体而言，所述第一绝缘层2例如为氧化硅层，进而可以采用例如化学气相沉积的方法形成；所述第一半导体材料层3例如为硅层，进而可以采用例如键合的方法令硅层与所述第一绝缘层2相结合。在所述第一半导体材料层3中形成多个开口33，并且所述开口33暴露出所述第一绝缘层2，将所述第一半导体材料层3分隔成多个第一半导体区31，进而，在后续步骤中向所述开口33中填充材料，可以实现第一半导体区31之间的相互隔离。
作为优选的方案，所述支撑衬底1、第一绝缘层2和第一半导体材料层3的形成方法包括：
提供一硅基底；
执行离子注入和退火工艺，以在所述硅基底中形成一埋氧化硅层；其中，
所述硅基底中位于所述埋氧化硅层下方的部分构成所述支撑衬底1，所述埋氧化硅层用于构成所述第一绝缘层2，所述硅基底中位于所述埋氧化层上方的部分用于构成所述第一半导体材料层3。
具体的，当所述支撑衬底1和第一半导体材料层3例如为硅层，以及第一绝缘层2例如为氧化硅层时，则可以采用不同于上述的依次形成支撑衬底1、第一绝缘层2和第一半导体材料层3的方法。即，提供一硅基底，对其执行离子注入和退火工艺，以形成一埋氧化硅层，进而，所述埋氧化硅层将硅基底划分成了包括埋氧化层在内的三层结构，从而，能够以所述硅基底中位于所述埋氧化硅层下方的部分构成所述支撑衬底1，以所述埋氧化硅层构成所述第一绝缘层2，以所述硅基底中位于所述埋氧化层上方的部分构成所述第一半导体材料层3。从而，避免了依次形成第一绝缘层2和第一半导体材料层3的繁杂步骤。
然后，执行步骤S3，参考图4和图5所示，在所述开口33中填充材料以形成隔离部32，所述第一半导体区31和所述隔离部32构成第一半导体层。
具体而言，所述隔离部32的材料可采用例如氧化硅、氮化硅等绝缘材料，从而在所述第一半导体区31之间形成介质隔离。
最后，执行步骤S4，参考图9所示，在所述第一半导体层上依次形成一第二绝缘层4和一第二半导体层5。
具体而言，所述第二绝缘层4的材料例如为氧化硅，所述第二半导体层5的材料例如为硅。所述第二绝缘层4形成在所述第一半导体层上并覆盖了所述第一半导体层，即，所述第二绝缘层4覆盖了所述第一半导体层中的第一半导体区31和隔离部32。进而，所述第一半导体区31被所述第一绝缘层2、隔离部32和第二绝缘层4完全包围，第一半导体区31与支撑衬底1之间、第一半导体区与第二半导体层5之间以及相邻第一半导体区31之间分别被第一绝缘层2、第二绝缘层4和隔离部32所隔离开，实现了第一半导体区31的完全隔离，保证了第一半导体区31的隔离性能。
应当说明的是，参考图4和图5所示，本实施例中可以选择在同一个工艺步骤中同时形成所述隔离部32和第二绝缘层4。这种方式的前提是所述隔离部32与所述第二绝缘层4所采用的材料相同，例如均为氧化硅，即例如可以采用化学气相沉积的方法，在第一半导体材料层3的开口31中填充形成氧化硅，并且在氧化硅填充整个开口31后，继续进行沉积，使得在第一半导体层上也形成一层氧化硅层，最后，可采用例如化学机械抛光的方法使形成在第一半导体层上的氧化硅层表面平坦化，进而作为所述第二绝缘层4，而填充在开口31中的氧化硅层则作为隔离部32，因此，避免了工艺步骤的重复，节约了工艺成本。
基于上述形成方法，参考图5～图9所示，所述第二半导体层5的形成方法则包括：
提供一材料基底6；
执行离子注入工艺，在所述材料基底6中注入氢离子，以在所述材料基底6中形成一氢掺杂区7；
将所述材料基底6键合于所述支撑衬底1上的所述第二绝缘层4上；
执行热处理工艺，以使得所述材料基底6在所述氢掺杂区7的位置上分离为两部分，去除未与所述第二绝缘层4相互键合的部分，并保留与所述第二绝缘层相互键合的部分8以作为所述第二半导体层5。
具体而言，在所述材料基底6的预定深度注入氢，从而形成氢掺杂区7。并且所述氢掺杂区7需位于一定深度，该注入深度其实就等于所述材料基底6中位于所述氢掺杂区7上方的部分8的厚度，也即等于在进行键合后形成的第二半导体层5的厚度。故通过控制氢注入时的深度，即可预先控制第二半导体层5的厚度。在进行键合之后，执行热处理工艺，在此过程中，氢掺杂区7中的氢离子会在高温下成核从而形成气泡，气泡的急剧膨胀使得所述材料基底6会在所述氢掺杂区7的位置处分离开，这种方法称为智能剥离，由于所述氢掺杂区7的厚度较小，故在智能剥离后所述氢掺杂区7的残留部分几乎可以被忽视。从而，通过智能剥离实现了剥离未与第二绝缘层4相键合的部分，而保留了材料基底6中与第二绝缘层4相互键合的部分，并作为所述第二半导体层5。以及，热处理还能够提高键合界面的键合强度，同时修复第二半导体层5表面受到的损伤。此外，还可以采用例如化学机械抛光，以使所述第二半导体层5的表面平整光滑，降低粗糙程度，以便于后续工艺中在所述第二半导体层5上形成半导体结构。
实施例二
本发明所提出的SOI衬底结构的制备方法并不仅限于实施例一中所采用的方法，还可以对以上制备方法做出变形，这些变形也应包含在本发明的范围内。为此，在本实施例中，还提出了另一种所述SOI衬底结构的制备方法。
图10～图13是本发明实施例二中的SOI衬底结构在其制备过程中的结构示意图，以下参考图10～图12所示，本实施例与实施例一中SOI衬底结构的制备方法的区别在于所述第二绝缘层4和所述第二半导体层5的形成方法包括：
提供一材料基底6，在所述材料基底6上形成有一氧化硅层9；
执行离子注入工艺，在所述材料基底6中注入氢离子，以在所述材料基底6中形成一氢掺杂区7，所述氢掺杂区7与所述氧化硅层9相互分隔；
键合所述材料基底6和所述支撑衬底1，所述材料基底6上的所述氧化硅层9和所述支撑衬底1上的所述第一半导体层相互键合；
执行热处理工艺，以使得所述材料基底6在所述氢掺杂区7的位置上分离为两部分，将未与所述第一半导体层相互键合的部分61剥离，保留与所述第一半导体层相互键合的部分；
其中，保留下的所述氧化硅层9构成所述第二绝缘层4，保留下的位于所述氧化硅层9上的所述材料基底构成所述第二半导体层5。
具体而言，本实施例中并未采用实施例一中同时形成所述隔离部32和第二绝缘层4的方法，而是先形成了所述第二绝缘层32，之后再形成所述第二绝缘层4。以及，所述第二绝缘层4也并非采用了直接形成在所述第一半导体层上的方法，而是利用了实施例一中所述的智能剥离的方法，先在材料基底6上形成了一层氧化硅层9，进而，在进行键合时，令所述氧化硅层9与第一半导体层相互键合，并在智能剥离之后，使得氧化硅层9以及材料基底6中与氧化硅层相连接的部分8一同保留在所述支撑衬底1上。从而将保留下的所述氧化硅层9作为所述第二绝缘层，保留下的所述材料基底的部分8作为所述第二半导体层5。
实施例三
基于上述的SOI衬底结构，本实施例中提出了一种半导体器件及其制备方法，以对SOI衬底结构的具体应用做出详细的描述及说明。
图14是本发明实施例三中的一种半导体器件的结构示意图，以下参考图14所示，本实施例中提供了一种半导体器件，包括：
支撑衬底1；
第一绝缘层2，形成在所述支撑衬底1上；
第一半导体层，形成在所述第一绝缘层2上，所述第一半导体层包括多个背栅区31-1/31-2和隔离部32，所述隔离部32形成在所述背栅区31-1/31-2之间，以将所述背栅区31-1/31-2相互隔离；
第二绝缘层4，形成在所述第一半导体层上；
以及，第二半导体层5，形成在所述第二绝缘层4上，在所述第二半导体层5中对应所述背栅区31-1/31-2的部分上形成有半导体结构。
具体而言，本实施例中在所述第二半导体层5上形成的半导体结构例如为MOS结构，包括了栅极10、栅极侧墙11和栅介质层12，以及，还包括了形成在所述栅极10两侧的第二半导体层5中的源区和漏区(图中未示出)。从而所述背栅区31-1/31-2与位于上方的半导体结构(本实施例中指MOS结构)相对应组成半导体器件，即本实施例中具有背栅的MOS器件。
应当说明的是，本实施例中的半导体结构例如为MOS结构，而对于两个掺杂类型相同的MOS结构，例如两个NMOS结构，如果两者的工艺条件也相同，并且欲调整达到的阈值电压的大小也一致时，则在这种情况下，可令所述两个MOS结构共用一个背栅区。然而，对于掺杂类型不同的MOS结构而言，例如一个NMOS和一个PMOS，或者由于工艺条件差异等因素，而使得两个MOS结构欲达到的阈值电压调整的效果并不相同时，则可以令两个MOS结构采用两个不同的背栅区，以通过分别控制两个MOS结构的背栅，从而实现分别调整两个MOS结构的阈值电压。
因此，在本实施例中，图14示意性地将所述背栅区分为了两个区域，不妨将两个区域分别称为第一背栅区31-1和第二背栅区32-2。以及，本实施例中形成在所述第一背栅区31-1上的半导体结构例如为NMOS结构，形成在所述第二背栅区31-2上的半导体结构例如为PMOS结构。所述第一背栅区31-1和所述第二背栅区31-2的掺杂类型与其上方的MOS结构的类型及欲到达的阈值电压的调整效果有关。例如，若欲提高MOS器件的阈值电压时，可在对应的掺杂区中掺杂与MOS结构类型相同的掺杂剂，此时，对于所述第一背栅区31-1，可以采用N型掺杂，对于所述第二背栅区31-2，则可以采用P型掺杂；相反的，若欲降低MOS器件的阈值电压，则可在对应的掺杂区中掺杂与MOS结构类型相反的掺杂剂，此时，对于所述第一背栅区31-1，可以采用P型掺杂，对于所述第二背栅区31-2，则可以采用N型掺杂。
此外，本实施例中仅举例了包含两个背栅区的情况，而根据实际情况的不同，也可相应的增加背栅区的个数。例如，提供的NMOS结构对于阈值电压调整的目标不同时，则即使同样是NMOS结构，也不应共用一个背栅区，此时则可以再提供一背栅区以满足需要。故本领域技术人员可以根据具体情况自行设置背栅区的数量以及与半导体结构的对应关系。
作为优选的方案，所述半导体器件还包括：
隔离结构13，形成在所述第二半导体层5对应在相邻半导体结构之间的部分中，并且所述隔离结构13至少部分延伸至所述背栅区31-1/31-2的上方；
层间介质层14，形成在所述第二半导体层5上，填充相邻的所述半导体结构之间的间隙；以及，
背栅插塞15，贯穿所述层间介质层14、所述隔离结构13和所述第二绝缘层4，以和所述背栅区31-1/31-2电性连接。
具体而言，所述隔离结构13例如可以采用浅沟槽隔离技术形成，而所述隔离结构13的材料例如可以为氧化硅。所述层间介质层14形成在所述第二半导体层5上，从而实现半导体结构之间的相互隔离，以及半导体结构与后续形成在半导体结构上方的金属互连层的相互隔离，所述层间介质层的材料包括氧化硅、氮化硅、硼磷硅玻璃等绝缘材料。本实施例中，所述隔离结构13至少部分延伸至所述背栅区31-1/31-2的上方，从而使得所述第二绝缘层4、隔离结构13和层间介质层15具有一重叠部分，进而，在该重叠部分中形成贯穿所述层间介质层14、所述隔离结构13和所述第二绝缘层4而暴露出所述背栅区31-1/31-2的接触孔。这样一来，通过隔离结构13连通至所述背栅区31-1/31-2，而避免了接触孔直接穿过第二半导体层5时，可能会影响到第二半导体层5中半导体结构中的电压的情况(例如MOS结构中的源极和漏极电压)。另一方面来讲，也能够保证所述背栅区31-1/31-2不会受到施加在第二半导体层5中的电压影响，进一步保证了所述背栅区31-1/31-2的隔离性能不会因背栅插塞15而受到降低。
此外，本实施例中还示意性地示出了半导体结构中源区和漏区的接触插塞16，所述接触插塞16穿通并形成在层间介质层14中，以实现半导体结构的源区和漏区的电极引出。
以及，本实施例中还相应地提供了一种半导体器件的制备方法，参考图1和图14所示，包括：
提供一如实施例一中所述的SOI衬底结构；
对所述第一半导体层中的多个第一半导体区31执行离子注入工艺，以形成多个相互隔离的背栅区31-1/31-2；以及，
在所述第二半导体层5中位于所述背栅区31-1/31-2上方的部分中形成多个半导体结构。
作为优选的方案，在所述第二半导体层5对应在相邻半导体结构之间的部分中形成隔离结构13，所述隔离结构13至少部分延伸至所述背栅区31-1/31-2的上方；
在所述第二半导体层5上形成一层间介质层14，所述层间介质层14填充相邻的所述半导体结构之间的间隙；
以及，在所述背栅区上方形成背栅插塞15，所述背栅插塞15贯穿所述层间介质层15、所述隔离结构13和所述第二绝缘层4，以和所述背栅区31-1/31-2电性连接的。
综上所述，本发明提供了一种SOI衬底结构及其制备方法、半导体器件及其制备方法，通过在支撑衬底上依次形成第一绝缘层、第一半导体层、第二绝缘层和第二半导体层，并在所述第一半导体层中形成隔离部以将所述第一半导体层分隔为多个第一半导体区。从而，利用所述第一绝缘层、第二绝缘层和隔离部实现了第一半导体区之间以及第一半导体层和上下层之间的全面隔离。进而，利用所述SOI衬底结构制备具有背栅的半导体器件时，可直接利用具有极好隔离性能的第一半导体区制成背栅，不仅实现了器件制备工艺的简化，还能够保证背栅的良好隔离性，使背栅对半导体器件(例如MOS器件)的阈值电压的控制更为准确。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些改动和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变动在内。