三维存储器及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种三维存储器及其制造方法。

背景技术

随着科技的发展，人们生活中的便携式电子设备越来越多，比如数码相机、mp3、平板电脑和智能手机等。因此，非易失性的存储市场也得到了快速成长。由于具有集成密度高、单位比特成本低和可靠性高等众多优点，nand占据了绝大部分的非易失性存储市场。

然而，伴随着半导体器件的尺寸越来越小，nand的可靠性及性能也越来越低，也就是说，nand面临着二维结构尺寸无法继续缩小的瓶颈。

为了提高nand的可靠性和性能，产生了三维nand。为了进一步提高存储容量，还产生了多通道(比如双通道(dualchannel)等)三维nand。

但是，相关技术中，在多通道三维nand的三维存储器中，受制造工艺的限制，使得当在字线(wl)上施加电压时，沟道的电流比较小，严重影响了半导体器件的操作性能。

技术实现要素：

为解决现有存在的技术问题，本发明实施例提供一种三维存储器及其制造方法。

本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种三维存储器，包括：

栅极叠层结构，包括若干层间隔排列的栅极；

穿过所述栅极叠层结构的沟道结构，所述沟道结构包括沿所述栅极的堆叠方向依次设置的下沟道柱、导电连接层、上沟道柱；

所述上沟道柱包括：

沟道层，下端延伸至所述导电连接层内并与所述导电连接层接触；

存储器层，环绕部分所述沟道层，且位于所述导电连接层的顶面之上。

上述方案中，所述存储器层具有沿所述方向朝向所述导电连接层的底面，所述底面不低于所述导电连接层的顶面；

所述沟道层还覆盖所述底面。

上述方案中，所述底面为沿自所述下沟道柱指向导电连接层的方向凹陷的弧形。

上述方案中，所述沟道层与导电连接层的材料相同。

上述方案中，所述材料为多晶硅。

上述方案中，所述存储器层包括沿所述上沟道柱的径向向内的方向依次设置的阻挡介质层、存储介质层、隧穿介质层。

本发明实施例还提供了了一种三维存储器的制造方法，包括：

提供基底结构，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置；

形成穿过部分所述栅极叠层结构的上沟道孔，所述上沟道孔穿过部分所述导电连接层的表层；

形成存储器材料层，所述存储器材料层至少覆盖所述上沟道孔的侧壁和导电连接层的顶面；

对所述存储器材料层进行刻蚀，以去除覆盖在所述顶面以及所述侧壁下端上的存储器材料层从而形成存储器层，所述存储器层位于所述顶面之上；

形成至少覆盖所述存储器层的沟道层，所述沟道层的下端延伸至所述导电连接层内并与所述导电连接层接触。

上述方案中，对所述存储器材料层进行刻蚀的步骤包括：

形成牺牲介质层，所述牺牲介质层覆盖所述上沟道孔内的存储材料层，且部分所述牺牲介质层位于所述栅极叠层结构的顶表面之上；

进行第一刻蚀，以去除所述上沟道孔底部的所述牺牲介质层和存储器材料层；

进行第二刻蚀，以去除所述牺牲介质层和存储器材料层靠近所述导电连接层的一端；

进行第三刻蚀，以去除覆盖在所述侧壁的下端上的存储器材料层，从而形成所述存储器层。

上述方案中，所述进行第一刻蚀的步骤包括：

采用第一干法刻蚀工艺进行第一刻蚀；

或者，

依次采用第一干法刻蚀工艺和第二干法刻蚀工艺进行第一刻蚀；其中，

所述第二干法刻蚀工艺使用nh3的氢源和nf3的氟源来执行。

上述方案中，所述进行第二刻蚀的步骤包括：

采用第二干法刻蚀工艺进行第二刻蚀；其中，所述第二干法刻蚀工艺使用nh3的氢源和nf3的氟源来执行。

上述方案中，所述进行第三刻蚀的步骤包括：

利用湿法刻蚀工艺进行第三刻蚀。

上述方案中，所述牺牲介质层的材料为多晶硅。

上述方案中，还包括：去除所述牺牲介质层。

上述方案中，所述存储器材料层包括沿所述上沟道孔的径向向内的方向依次设置的阻挡介质层、存储介质层、隧穿介质层。

上述方案中，所述导电连接层的材料为多晶硅。

本发明实施例提供的三维存储器及其制造方法，提供基底结构，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置；形成穿过部分所述栅极叠层结构的上沟道孔，所述上沟道孔穿过部分所述导电连接层的表层；形成存储器材料层，所述存储器材料层至少覆盖所述上沟道孔的侧壁和导电连接层的顶面；对所述存储器材料层进行刻蚀，以去除覆盖在所述顶面以及所述侧壁下端上的存储器材料层从而形成存储器层，所述存储器层位于所述顶面之上；形成至少覆盖所述存储器层的沟道层，所述沟道层的下端延伸至所述导电连接层内并与所述导电连接层接触，在制造过程中，由于形成的存储器层位于导电连接层的顶面之上，从而使得存储器层不延伸至导电连接层内，也就是说，上沟道里不会存在残留的绝缘层，如此，当在wl施加电压时，沟道的电流就会增加，从而使驱动电流增大，大的驱动电流能够保证存储单元进行正常的读取、存储操作，保证了半导体器件的操作性能，也就是说，保证了半导体器件的可靠性。

附图说明

图1a-1b为本发明实施例一种三维存储器结构在不同制作阶段的剖面示意图；

图1c为本发明实施例图1b所示结构中l型底部的局部示意图；

图2为本发明实施例三维存储器的制造方法流程示意图；

图3为图2中步骤204的具体实现流程示意图；

图4a为本发明实施例沉积牺牲介质层后所形成的结构剖面示意图；

图4b为本发明实施例去除导电连接层底部的牺牲介质层后所形成的结构剖面示意图；

图4c为本发明实施例进行第一刻蚀后所形成的结构剖面示意图；

图4d为本发明实施例进行第二刻蚀后所形成的结构剖面示意图；

图4e为本发明实施例进行第三刻蚀后所形成的结构剖面示意图；

图4f为本发明实施例去除牺牲介质层后所形成的结构剖面示意图；

图4g为本发明实施例沉积沟道层后所形成的结构剖面示意图；

图5为采用本发明实施例的制造方法所形成的一种三维存储器结构剖面示意图。

附图标记说明：

11-栅极；12-层间绝缘层；13-上沟道孔；14-导电连接层；15-存储器材料层；151-阻挡介质层；152存储介质层；153-隧穿介质层；16-沟道层；17-牺牲层；18-牺牲介质层。

具体实施方式

下面结合附图及实施例对本发明再作进一步详细的描述。

需要说明的是，本文中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

为了提高存储容量，产生了多通道三维nand。在多通道三维nand中，存储器(也可以称为半导体器件)具有栅极叠层(英文可以称为deck)结构。该栅极叠层结构包括沿垂直方向依次设置的下叠层结构、中间介质层和上叠层结构。下沟道柱穿过下叠层结构，导电连接层穿过中间介质层，上沟道柱穿过上叠层结构。下沟道柱与上沟道柱通过设置在两者之间的导电连接层电连接。上、下叠层结构均包括沿垂直方向交替设置的层间绝缘层和栅极。

制造上沟道柱时，如图1a所示，一种实施方式是：交替地堆叠栅极11和层间绝缘层12后，形成穿过所述层间绝缘层12和栅极11的上沟道孔13，上沟道孔13穿过导电连接层14的表层，从而在导电连接层14上形成凹陷区；然后形成覆盖上沟道孔13的侧壁、凹陷区、交叠的层间绝缘层12和栅极11的顶端的存储器材料层15(如图1a所示，包含从左到右依次的阻挡介质层151、存储介质层152及隧穿介质层153)；接着形成覆盖存储器材料层15的沟道层16；在沟道层16上再沉积一层牺牲层17，通过刻蚀工艺形成如图1b所示的结构。

从图1b可以看出，利用上述工艺形成的结构中，部分的存储器材料层15会残留在导电连接层14中，具体地，如图1b中虚线圈所示，部分的存储器材料层15会残留在导电连接层14中l型底部(l-foot)，其中，l型底部的位置如图1c中箭头线所示。

实践证明通过上述的刻蚀工艺很难去除残留的存储器材料层(是绝缘的)，刻蚀过度还容易造成导电连接层损坏。

同时，一种实施方式中，阻挡介质层和隧穿介质层的材料可以是硅氧化物(也可以称为二氧化硅或氧化硅)，存储介质层的材料可以是硅氮化物(也可以称为氮化硅)，在这种情况下，存储器材料层可以描述为ono；而导电连接层的材料可以是多晶硅，在这种情况下，当在wl施加电压时，导电连接层内残留的ono不能使沟道里的部分多晶硅反型(形成载流子)，导致电阻过大，从而导致沟道电流小，进而导致驱动电流较小，小的驱动电流会影响存储单元进行正常的读取、存储操作，严重影响了存储器件的操作性能，也可以理解为可靠性。

基于此，在本发明的各种实施例中：在制造上叠层结构的过程中，形成存储器材料层后，去除覆盖在导电连接层顶面上、以及覆盖在上沟道孔侧壁下端上的存储器材料层，从而使得形成的存储器层位于导电连接层的顶面之上。

其中，在去除覆盖在导电连接层顶面上、以及覆盖在上沟道孔侧壁下端上的存储器材料层时，可以形成较厚的牺牲介质层，然后直接通过刻蚀工艺去除导电连接层内的存储器材料层，使得形成的存储器层位于所述顶面之上。

另外，在利用刻蚀工艺去除导电连接层内的存储器材料层过程中，由于沉积了较厚的牺牲介质层，所以在上叠层结构的顶部不需要再额外沉积其它牺牲层，同时在刻蚀过程中还保护了沟道孔侧壁的存储器材料层。

需要说明的是：本发明实施例所描述的栅极可以是真正的栅极(栅极的材料为金属、多晶硅或者金属硅化物材料等导电材料)，也可以是伪栅极(栅极的材料为硅氮化物等绝缘材料)。

以下以阻挡介质层、隧穿介质层、所有绝缘层的材料为硅氧化物，沟道层、导电连接层和牺牲介质层的材料为多晶硅，存储介质层和栅极的材料为硅氮化物为例，详细描述本发明实施例提供的制造方法。当然，实际应用时，上述各层还可以是其它合适的材料。

本发明实施例所描述的三维存储器是具有栅极叠层结构的，且该栅极叠层结构包括沿垂直方向依次设置的下叠层结构、中间介质层和上叠层结构。下沟道柱穿过下叠层结构，导电连接层穿过中间介质层，上沟道柱穿过上叠层结构。下沟道柱与上沟道柱通过设置在两者之间的导电连接层电连接。上、下叠层结构均包括沿垂直方向交替设置的层间绝缘层和栅极。

本发明实施例提供的三维存储器的制造方法，如图2所示，包括以下步骤：

步骤201：提供基底结构；

这里，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置。

这里，实际应用时，若干层栅极可通过第一绝缘层间隔排列。也就是说，在上、下叠层结构均包括沿垂直方向交替设置的第一绝缘层和栅极。

步骤202：形成穿过部分所述栅极叠层结构的上沟道孔；

这里，所述上沟道孔穿过部分所述导电连接层的表层。

步骤203：形成存储器材料层；

这里，所述存储器材料层至少覆盖所述上沟道孔的侧壁和导电连接层的顶面。

步骤204：对所述存储器材料层进行刻蚀，以去除覆盖在所述顶面以及所述侧壁下端上的存储器材料层从而形成存储器层；

这里，形成的存储器层位于所述顶面之上。

如图3所示，对所述存储器材料层进行刻蚀的步骤包括：

步骤204a：形成牺牲介质层；

这里，如图4a所示，形成的牺牲介质层18覆盖所述上沟道孔13内的存储材料层15，且部分所述牺牲介质层18位于所述栅极叠层结构的顶表面之上。而且，如图4a所示，上沟道孔13穿过部分所述栅极叠层结构(穿过绝缘层12和牺牲层11)，且上沟道孔13穿过部分导电连接层14的表层，在导电连接层14上形成有凹陷区。

其中，存储器材料层15包括沿所述上沟道孔13的径向向内的方向依次设置的：阻挡介质层151、存储介质层152及隧穿介质层153。

实际应用时，需要在存储器材料层15上先沉积牺牲层，将牺牲层去除后再形成(即沉积)覆盖存储器材料层15的牺牲介质层18。

需要说明的是：由于上叠层层结构中顶部的层间绝缘层12的材料与阻挡介质层151的材料相同，二者的材料均为硅氧化物，所以图中未区分二者。

同时，由于中间介质层与下叠层结构中顶部的层间绝缘层12的材料相同，二者的材料均为硅氧化物，所以图中未区分二者。

原子层沉积(ald，atomiclayerdeposition)方法能够精确地控制沉积的薄膜厚度，且具有优异的沉积均匀性和一致性。

基于此，在一实施例中，可以利用ald方法沉积形成所述牺牲介质层。

沉积时，与图1所示结构的制造工艺相比，可以使牺牲介质层加厚，以便后续去除导电连接层14里的存储器材料层15，即ono。

这里，与图1所示结构的制造工艺相比，本发明实施例提供的制造方法，形成牺牲介质层后，不再沉积覆盖二氧化硅层(作为硬掩膜)，而是直接进行后续的刻蚀过程，所以实际应用时，需要加厚牺牲介质层，这样，一方面可以保护位于上沟道孔侧壁的存储器材料层(即ono)，另一方面可以作为刻蚀停止层(英文可以表达为stoplayer)。也就是说，加厚牺牲介质层有两个作用，第一个作用是在刻蚀过程中保护位于沟道孔侧壁的ono，第二个作用是作为刻蚀停止层，减少刻蚀过程中层结构顶端硬掩膜的消耗；同时，由于不需要再沉积硬掩膜层，所以减少了一道制造工艺，从而降低了生产成本，同时缩短了生产时间。

实际应用时，可以依据刻蚀停止层的厚度等确定牺牲介质层的厚度，比如7至9纳米等。

实际应用时，可以通过刻蚀工艺形成存储器层。

步骤204b：进行第一刻蚀，以去除所述上沟道孔底部的所述牺牲介质层和存储器材料层；

其中，在一实施例中，可以利用干法刻蚀工艺进行第一刻蚀。具体地，通过第一干法刻蚀工艺进行第一刻蚀，或者依次通过第一干法刻蚀工艺和第二干法刻蚀工艺进行第一刻蚀。

这里，实际应用时，所述第一干法刻蚀工艺一般用于去除sono层(是指在所述底部上依次沉积的氧化硅(ox)、氮化硅(sin)、氧化硅(ox)、无定型硅(si)薄膜层)；刻蚀方法具体可以是溅射刻蚀、化学刻蚀或高密度等离子体刻蚀等中的一种。

在一实施例中，所述第二干法刻蚀工艺为siconi-r2刻蚀工艺。

这里，当依次采用第一干法刻蚀工艺和第二干法刻蚀工艺进行第一刻蚀时，先采用第一干法刻蚀工艺刻蚀掉所述上沟道孔13底部的所述牺牲介质层18后，进一步刻蚀所述上沟道孔13底部的存储器材料层15的一部分，从而形成如图4b所示的结构。之后可以采用第二干法刻蚀工艺刻蚀掉上沟道孔13底部的存储器材料层15，从而形成如图4c所示的结构。

当然，当只采用第一干法刻蚀工艺进行第一刻蚀时，可以采用第一干法刻蚀工艺直接刻蚀掉所述上沟道孔13底部的所述牺牲介质层18和上沟道孔13底部的存储器材料层15，从而形成如图4c所示的结构。

需要说明的是：如图4c所示，实际应用时，进行第一刻蚀时，通常还会刻蚀导电连接层14的一部分。

从图4c可以看出，进行第一刻蚀后，顶部(top)的牺牲介质层18还存在，但其厚度比沉积时的厚度要薄，上沟道孔13侧壁的牺牲介质层18也还存在，其厚度会一般会大于3纳米。从图4b可以看出，刻蚀后，凹陷区底部(即上沟道孔13底部)上的沉积的牺牲介质层18被去除(即被刻蚀掉了)，而且底部的存储器材料层15的一部分也被去除了；相应地，从图4c可以看出，刻蚀后，凹陷区底部上的牺牲介质层18被去除了，而且底部的存储器材料层15也被去除了，同时，底部的导电连接层14的一部分也被去除。

步骤204c：进行第二刻蚀，以去除所述牺牲介质层和存储器材料层靠近所述导电连接层的一端；

其中，在一实施例中，可以利用第二干法刻蚀工艺进行第二刻蚀，即如前所述，利用siconi-r2蚀刻工艺去除所述牺牲介质层和存储器材料层靠近所述导电连接层的一端，图4d示出了去除所述牺牲介质层和存储器材料层靠近所述导电连接层的一端后的结构。

从图4d可以看出，利用siconi-r2蚀刻工艺刻蚀后，凹陷区的侧壁沉积的存储器材料层15的一部分被去除了。

其中，siconi(应用材料公司)-r2(第二代)蚀刻工艺是一种硅及硅化物清除刻蚀工艺。siconi蚀刻工艺可以使用氨(nh3)的氢源和三氟化氮(nf3)的氟源来执行。

siconi蚀刻工艺为常用的清洗工艺，siconi蚀刻工艺的基本原理是nf3/nh3远程电浆刻蚀和原位退火，这两步都在同一腔体内完成。在刻蚀过程中，晶圆被放置在温度被严格控制在35℃的底座上，低功率的电浆将nf3和nh3转变成氟化氨(nh4f)和二氟化氨(方程式1)。氟化物在晶圆表面冷凝，并优先与氧化物反应，形成六氟硅氨((nh4)2sif6)(方程式2)。这种硅酸盐可以在一定温度(比如70℃以上等)的环境中升华。原位退火过程中，晶圆片被移动到靠近加热部件的位置，流动的氢气将热量带到晶圆片上，晶圆片在很短的时间内被加热到更高的温度(比如100℃以上，或者180℃以上等)，使六氟硅氨分解为气态的sif4，nh3和hf(方程3)，并被抽去。

其中，这个过程中反应方程式如下：

刻蚀剂生成：nf3+nh3→nh4f+nh4f·hf(1)

刻蚀过程：nh4fornh4f·hf+sio2→(nh4)2sif6(solid)+h2o(2)

升华过程：(nh4)2sif6(solid)→sif4(g)+nh3(g)+hf(g)(3)

采用siconi蚀刻工艺可以实现氧化物和硅的高选择性。

利用siconi-r2蚀刻工艺刻蚀后，从图4d可以看出，凹陷区的侧壁(即所述上沟道孔13的侧壁下端上)还沉积有存储器材料层15，需要将这部分存储器材料层15去除，才能使导电连接层14里没有存储器材料层15，即没有绝缘层，从而当在wl施加电压时，使沟道的电流正常，进而保证存储单元进行正常的读取、存储操作。

步骤204d：进行第三刻蚀，以去除覆盖在所述侧壁的下端上的存储器材料层，从而形成所述存储器层。

在一实施例中，所述进行第三刻蚀，包括：

利用湿法刻蚀工艺进行第三刻蚀。

这里，湿法刻蚀是指：利用化学溶液将未被刻蚀的材料溶解。由于干法刻蚀是各向异性的，所以无法利用干法刻蚀工艺去除覆盖在所述侧壁的下端上的存储器材料层。

实际应用时，湿法刻蚀工艺所选择的刻蚀容易可以为磷酸溶液，所述磷酸溶液具有高刻蚀选择比，其对氮化硅的蚀刻速率很高，而对二氧化硅的蚀刻速率几近为零。

去除覆盖在所述侧壁的下端上的存储器材料层15后，形成如图4e所示的结构。如图4e所示，形成的存储器层具有沿所述方向朝向所述导电连接层14的底面，且所述底面不低于所述导电连接层14的顶面。

其中，由于湿法刻蚀的各向异性较差，所以其表面呈现弧形，如图4e所示。也就是说，存储器层的沿所述方向朝向所述导电连接层14的底面为沿自所述下沟道柱指向导电连接层14的方向凹陷的弧形。

步骤205：形成至少覆盖所述存储器层的沟道层。

这里，所述沟道层的下端延伸至所述导电连接层内并与所述导电连接层接触。

实际应用时，在形成所述沟道层之前，还可以去除牺牲介质层，然后再形成所述沟道层。

基于此，在一实施例中，该方法还可以包括：

去除所述牺牲介质层；

这里，可以利用湿法刻蚀工艺去除上沟道孔侧壁的牺牲介质层。

实际应用时，在利用湿法刻蚀工艺去除上沟道孔侧壁的牺牲介质层时，可以采用对氧化物高选择比的酸性溶液来实施。

去除上沟道孔侧壁的牺牲介质层后，形成如图4f所示的结构。

需要说明的是：再整个刻蚀步骤(步骤204a～204c)中，牺牲介质层均起到保护作用，其能够保护下方的材料层不被刻蚀。

从图4f可以看出，上沟道孔13侧壁的牺牲介质层被去除了，而且顶部的存储器材料层15也被去除了。

这里，在沟道层包括多晶硅的情况下，为了防止沟道层被切断或者被去除，在形成沟道层时，可以先沉积比最终厚度厚的沟道层，然后通过修正工艺(这种工艺可以称为回蚀(etchback)工艺)使其厚度调节至所需要的最终厚度。

基于此，在一实施例中，形成至少覆盖所述存储器层的沟道层的步骤包括：

形成覆盖所述存储器层的导电层；

通过刻蚀工艺去除导电层的一部分，以使导电层的厚度达到预设厚度，从而形成所述沟道层。

其中，实际应用时，可以通过ald方法在所述存储器层上沉积导电层。

上述步骤完成后，可以形成如图4g所示的结构。

从图4g可以看出，沟道层16与导电连接层14的材料相同，即均为多晶硅，沉积的沟道层16覆盖顶部、上沟道孔13的侧壁、存储器层的底面，且与导电连接层14的上表面接触，甚至会覆盖凹陷区；同时，存储器层的底面不低于所述导电连接层14的顶面，与导电连接层14的上表面之间通过沉积的沟道层16隔离，以使存储器层不延伸至凹陷区内，即不延伸至导电连接层14里。

需要说明的是：图5示出其中设置有两个栅电极11的示例。每个栅电极11可以对应一个存储单元晶体管，然而，实际应用时，实施方式不限于此，比如，在一实施例中，可以有10个，或者20个栅电极等。

利用本发明实施例的方案，能够制造出如图5所示的三维存储器结构。在图5中，栅极叠层结构包括两个叠层结构，即包括沿垂直方向依次设置的下叠层结构、中间介质层和上叠层结构；同时，下沟道柱穿过下叠层结构，导电连接层穿过中间介质层，上沟道柱穿过上叠层结构；下沟道柱与上沟道柱通过设置在两者之间的导电连接层电连接。图5示出了其中设置有两个叠层结构的三维存储器示例。然而，实际应用时，实施方式不限于此，比如，在一实施例中，可以具有3个，或者5个叠层结构等。其中，最下面的叠层结构沉积在基板上。

本发明实施例提供的三维存储器的制造方法，提供基底结构，所述基底结构包括栅极叠层结构，以及穿过部分所述栅极叠层结构的下沟道柱和导电连接层，所述栅极叠层结构包括若干层间隔排列的栅极，所述下沟道柱与导电连接层沿所述栅极的堆叠方向依次设置；形成穿过部分所述栅极叠层结构的上沟道孔，所述上沟道孔穿过部分所述导电连接层的表层；形成存储器材料层，所述存储器材料层至少覆盖所述上沟道孔的侧壁和导电连接层的顶面；对所述存储器材料层进行刻蚀，以去除覆盖在所述顶面以及所述侧壁下端上的存储器材料层从而形成存储器层，所述存储器层位于所述顶面之上；形成至少覆盖所述存储器层的沟道层，所述沟道层的下端延伸至所述导电连接层内并与所述导电连接层接触，在制造过程中，由于形成的存储器层位于导电连接层的顶面之上，从而使得存储器层不延伸至导电连接层内，也就是说，上沟道里不会存在残留的绝缘层，如此，当在wl施加电压时，沟道的电流就会增加，从而使驱动电流增大，大的驱动电流能够保证存储单元进行正常的读取、存储操作，保证了半导体器件的操作性能，也就是说，保证了半导体器件的可靠性。

另外，对存储器材料进行刻蚀时，先形成牺牲介质层，所述牺牲介质层覆盖所述上沟道孔内的存储材料层，且部分所述牺牲介质层位于所述栅极叠层结构的顶表面之上；然后进行第一刻蚀，以去除所述上沟道孔底部的所述牺牲介质层和存储器材料层；再进行第二刻蚀，以去除所述牺牲介质层和存储器材料层靠近所述导电连接层的一端；最后进行第三刻蚀，以去除覆盖在所述侧壁的下端上的存储器材料层，通过三次刻蚀工艺完全去除上沟道里残留的绝缘层。而且，在整个刻蚀过程中，牺牲介质层均起到了保护作用，能够保护下方的材料层不被刻蚀，所以不需要再去沉积作为硬掩膜的二氧化硅层，减少了三维存储器的一道制造工艺，从而降低了生产成本，同时还缩短了生产时间。

基于上述方法，并结合图4g，本发明实施例还提供了一种三维存储器，包括：

栅极叠层结构，包括若干层间隔排列的栅极11；

穿过所述栅极叠层结构的沟道结构，所述沟道结构包括沿所述栅极的堆叠方向依次设置的下沟道柱、导电连接层14、上沟道柱；

所述上沟道柱包括：

沟道层16，下端延伸至所述导电连接层14内并与所述导电连接层14接触；

存储器层，环绕部分所述沟道层16，且位于所述导电连接层14的顶面之上。

其中，在一实施例中，所述存储器层具有沿所述方向朝向所述导电连接层14的底面，所述底面不低于所述导电连接层14的顶面；

所述沟道层16还覆盖所述底面。

更具体地，所述底面可以为沿自所述下沟道柱指向导电连接层14的方向凹陷的弧形。

在一实施例中，所述存储器层包括沿所述上沟道柱的径向向内的方向依次设置的阻挡介质层151、存储介质层152、隧穿介质层153。

在一实施例中，沟道层16和导电连接层14的材料相同。比如所述材料可以为多晶硅等。

需要说明的是：本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。