三维存储器及其制作方法与流程

本发明主要涉及半导体制造方法，尤其涉及一种三维存储器件的制作方法，以及三维存储器件。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3d)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3dnand闪存的三维存储器件中，阵列(array)区包括核心(core)区和字线连接区。核心区中具有存储单元阵列。字线连接区用来供存储单元阵列中各层存储单元的栅极层引出接触部。这些栅极层作为存储单元阵列的字线，执行编程、擦写、读取等操作。阵列区中需要通过从表面垂直向下贯穿的接触孔，分别到达阵列区中不同的结构，例如存储单元阵列中沟道孔内的沟道层、字线连接区的栅极层、以及阵列共源极(arraycommonsource,acs)。然后在这些接触孔中填充导电材料，形成连线。

然而，由于沟道孔、栅极层和阵列共源极等结构的图案和深度不同，因此接触孔的形成工艺难度较大，过程不易控制。尤其是在acs区域，连接acs的接触孔横截面是椭圆形，并且为形成此接触孔需要刻蚀的介质较厚，深孔刻蚀过程中椭圆形的图案容易扭曲变形。变形的接触孔不利于后续在接触孔中填充导电材料的工艺，导电材料的填充可能不均匀，从而导致存储器电性能下降。

技术实现要素：

本发明提供一种三维存储器及其制作方法，可以降低刻蚀接触孔的难度。

本发明为解决上述技术问题而采用的技术方案是提出一种制作三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区，所述核心区具有阵列共源极；形成从所述半导体结构的上表面垂直贯穿的第一接触部，所述第一接触部接触所述阵列共源极；在所述半导体结构的上表面形成绝缘层；以及形成从所述绝缘层表面垂直贯穿的第二接触部，所述第二接触部接触所述第一接触部。

在本发明的一实施例中，所述核心区还具有沟道结构，所述半导体结构具有从所述半导体结构的上表面垂直贯穿的第三接触部，所述第三接触部接触所述沟道结构；所述方法在形成从所述绝缘层表面垂直贯穿的第二接触部的同时还包括：形成从绝缘层表面垂直贯穿的第四接触部，所述第四接触部接触所述第三接触部。

在本发明的一实施例中，形成从所述半导体结构的上表面垂直贯穿的第一接触部的步骤包括：在每个阵列共源极上形成多个柱形的所述第一接触部，所述第一接触部沿着所述阵列共源极的延伸方向间隔地排列。

在本发明的一实施例中，形成从所述半导体结构的上表面垂直贯穿的第一接触部的步骤包括：在每个阵列共源极上形成一个所述第一接触部，所述第一接触部沿着所述阵列共源极的延伸方向延伸。

在本发明的一实施例中，形成从所述半导体结构的上表面垂直贯穿的第一接触部的步骤包括：形成从所述半导体结构的上表面垂直贯穿而到达所述阵列共源极的第一接触孔；以及在所述第一接触孔中填充导电材料而形成所述第一接触部。

在本发明的一实施例中，所述阵列共源极在所述半导体结构的延伸方向的厚度大于所述接触孔在所述厚度的方向上的尺寸。

在本发明的一实施例中，形成从所述绝缘层表面垂直贯穿的第二接触部的步骤包括：形成从所述绝缘层表面垂直贯穿而到达所述第一接触部的第二接触孔；以及在所述第二接触孔中填充导电材料而形成所述第二接触部。

在本发明的一实施例中，形成从所述绝缘层表面垂直贯穿的第二接触部的步骤包括：形成从所述半导体结构的上表面垂直贯穿而到达所述第一接触部的第二接触孔；以及在所述第二接触孔中填充导电材料而形成所述第二接触部；其中形成所述第一接触孔的步骤和形成所述第二接触孔的步骤是在不同的刻蚀步骤中完成。

在本发明的一实施例中，在所述提供半导体结构的步骤中，所述半导体结构还具有字线连接区，所述字线连接区具有多个间隔的栅极层，以及垂直于所述半导体结构的上表面的多个第五接触部，每个第五接触部接触一个对应的栅极层；所述方法在形成从所述绝缘层表面垂直贯穿的第二接触部的同时还包括：形成从所述绝缘层表面垂直贯穿的第六接触部，所述第六接触部接触所述第五接触部。

本发明还提出一种三维存储器件，包括核心区，所述核心区具有阵列共源极、接触所述阵列共源极顶部的垂直的第一接触部以及接触所述第一接触部的第二接触部，其中所述阵列共源极在所述三维存储器件的延伸方向上的厚度大于所述第二接触部在所述厚度的方向上的尺寸。

在本发明的一实施例中，每个阵列共源极上具有多个柱形的所述第一接触部，所述第一接触部沿着所述阵列共源极的延伸方向间隔地排列。

在本发明的一实施例中，每个阵列共源极上具有一个所述第一接触部，所述第一接触部沿着所述阵列共源极的延伸方向延伸。

在本发明的一实施例中，所述核心区还具有沟道结构、接触所述沟道结构顶部的垂直的第三接触部以及接触所述第三接触部的第四接触部。

在本发明的一实施例中，三维存储器件还具有字线连接区，所述字线连接区具有多个间隔的栅极层、接触每个栅极层顶部的垂直的第五接触部以及接触所述第五接触部的第六接触部。

在本发明的一实施例中，所述阵列共源极在所述三维存储器件的延伸方向上的厚度为100-500nm，所述第一接触部在所述厚度的方向上的尺寸为80-280nm。

在本发明的一实施例中，所述第一接触部的高度为180-280nm，所述第二接触部的高度为100-250nm。

本发明由于采用以上技术方案，通过多个步骤来形成用于将阵列共源极引出的接触部及其接触孔，从而使得形成接触孔时每步刻蚀的介质厚度减小，有助于降低刻蚀工艺和孔内沉积工艺的难度。进而这种做法可以使得阵列共源极的接触部的导电材料较为规整，有利于提高存储器的良率。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是本发明一实施例的制作三维存储器的方法流程图。

图2a-2d是本发明一实施例的制作三维存储器的方法的示例性过程中的剖面示意图。

图3a和图3b分别是根据本发明一实施例的图2b和图2d所示的半导体结构的另一视角的剖面示意图。

图4a-4b是本发明一实施例的形成第二接触部的示例性过程的剖面示意图。

图5a-5b是本发明一实施例的形成第三至第五接触部的示例性过程的剖面示意图。

图6a和图6b分别是根据本发明另一实施例的图2b和图2d所示的半导体结构的另一视角的剖面示意图。

图7a-7b是作为比较的制作三维存储器的方法的示例性过程中的剖面示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

本发明的一些实施例描述制作三维存储器件的方法，尤其是在三维存储器件的核心区(corearea)和字线连接区形成接触部(contact)的方法。本发明的一些实施例所描述的方法可以降低刻蚀接触孔的难度而提高其规整度，从而可以保证后续形成的接触部的质量。本发明的一些实施例描述了三维存储器件，其具有更好的良率。

图1是本发明第一实施例的制作三维存储器件的方法的流程图。图2a-2d是本发明第一实施例的制作三维存储器件的方法的示例性过程示意图。下面参考图1-2d所示描述本实施例的制作三维存储器件的方法。

在步骤102，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(arrayarea)，阵列区可包括核心区和字线(wordline)连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠层。堆叠层可包括从交替堆叠的栅极层和间隔层。在核心区的堆叠层上形成有垂直的沟道结构的阵列以及阵列共源极。在字线连接区的堆叠层上可形成有阶梯结构，用于引出接触部。

在图2a所示例的半导体结构的局部剖面图中，半导体结构200a可包括核心区210和字线连接区220。这些区域210-220均可设置在衬底(图未示)上。衬底典型的为含硅的衬底，例如si、soi(绝缘体上硅)、sige、si:c等，尽管这并非限定。衬底上可根据需要设置一些掺杂的阱，例如n阱或者p阱。

继续参考图2a所示，核心区210和字线连接区220都设置堆叠层201，堆叠层201可包括交替堆叠的栅极层201a和间隔层201b。堆叠层201上可形成有第一绝缘层202。每两个栅极层201a之间具有间隔层201b。在本发明的实施例中，栅极层201a的材料可以是多晶硅或金属(例如，钨)。间隔层201b的材料例如是氧化硅。第一绝缘层202的材料可选自各种材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅以及氧化铝等。在核心区210的堆叠层上形成有垂直的沟道结构211的阵列以及阵列共源极212，图中仅示意它们的局部。沟道结构211可包括位于沟道孔内的垂直的沟道层和位于沟道层之上的作为漏极的导电插塞(plug)。阵列共源极212与堆叠层201之间可通过绝缘层213电隔离。沟道结构211可使用已知的结构，在此不再展开。在字线连接区220的堆叠层上可形成有阶梯结构221。

尽管并非本发明的必要结构，在核心区210，半导体结构200a可具有从其上表面s1垂直贯穿的多个第三接触部214，各个第三接触部214接触各个沟道结构211。在此，阵列共源极212的上表面s2低于半导体结构200a的上表面s1。也就是说，阵列共源极212的上表面s2与半导体结构200a的上表面s1具有h1的高度差；相应地，阵列共源极212的上表面s2与第三接触部214的上表面也有高度差。这一高度差h1可为180-280nm。另外，在字线连接区220，半导体结构200a可具有垂直于其上表面s1的多个第五接触部222，每个第五接触部222接触一个对应的栅极层，如201a。第五接触部222的上表面s3可低于半导体结构200a的上表面s1。也就是说，第五接触部222的上表面s3与半导体结构200a的上表面s1具有h2的高度差。

阵列共源极212、各个接触部214、215和222的材料为导电材料，例如金属。示例性的金属为钨。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，字线连接区的用于引出接触部的阶梯结构可能被省略或者被其他结构代替。此外，所举例的各层的材料仅仅是示例性的，例如间隔层201b还可以选用三维nand存储器中可用的其他非导电材料，如非晶硅、非晶碳等。

在步骤104，形成从半导体结构的上表面垂直贯穿的第一接触部。第一接触部接触阵列共源极。

在此步骤中先单独在阵列共源极上形成第一接触部，以降低为形成接触部而刻蚀的孔的深度。

在图2b所示例的半导体结构的局部剖面图中，在核心区210，半导体结构200b上形成了从其上表面s1垂直贯穿的第一接触部215，第一接触部215接触阵列共源极212。图3a是根据本发明一实施例的图2b所示的半导体结构200b的另一视角的剖面示意图。参考图2b和3a所示，在每个阵列共源极212上形成多个柱形的第一接触部215。这些第一接触部215沿着阵列共源极212的延伸方向间隔地排列。第一接触部215的材料为导电材料，例如金属钨。在一实施例中，第一接触部215的高度可为180-280nm。第一接触部215的上表面将会到达半导体结构200b的上表面s1，从而将高度差h1填平。

在步骤106，在半导体结构的上表面形成绝缘层。

在此步骤中，在半导体结构上覆盖绝缘层，以便形成后续的导电互连结构。

在图2c所示例的半导体结构的局部剖面图中，在半导体结构200c上形成了第二绝缘层203。第二绝缘层203覆盖了此前的第一绝缘层202。覆盖第二绝缘层203的方式可包括沉积。可以从已知的各种沉积工艺，例如lpcvd、pecvd、hdpcvd、mocvd、mbe、ald中选中合适的工艺。第二绝缘层203的材料可选自各种材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅以及氧化铝等。第二绝缘层203的材料可以与第一绝缘层202相同或者不相同。

在步骤108，形成从半导体结构的上表面垂直贯穿的第二接触部。第二接触部接触第一接触部。

在此步骤中，可为阵列共源极形成另一层接触部。另外，还可为沟道结构形成另一层接触部。在图2d所示例的半导体结构的局部剖面图中，在半导体结构200d上形成了从其上表面垂直贯穿的第四接触部216和第二接触部217，从而分别接触第三接触部214和第一接触部215。第四接触部216可以与第三接触部214对准，第二接触部217可以与第一接触部215对准。第四和第二接触部216、217的材料可为导电材料，例如金属钨。在一实施例中，第四和第二接触部216、217的高度可为100-250nm。

图3b是根据本发明一实施例的图2d所示的半导体结构200d的另一视角的剖面示意图。参考图2d和3b所示，在每个柱形的第一接触部215上形成了柱形的第二接触部217。这些第四接触部217同样是沿着阵列共源极212的延伸方向间隔地排列。

另外，当存在字线连接区220的第五接触部222时，还在步骤108中形成从半导体结构的上表面垂直贯穿的第六接触部223。第六接触部223接触第五接触部223。

在本发明的实施例中，第四接触部216和第六接触部223可为圆柱，第二接触部217可为椭圆柱。

本实施例中通过多个步骤来形成用于将阵列共源极引出的接触部及其接触孔，从而使得形成接触孔时每步刻蚀的介质厚度减小，有助于降低刻蚀工艺和孔内沉积工艺的难度。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，可以在上述过程中形成额外的孔或槽。

上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器。在此参考本实施例所形成的半导体结构200d描述根据本发明一实施例的三维存储器。参考图2d和图3b所示，三维存储器件可包括核心区210，核心区210具有沟道结构211、接触沟道结构顶部的垂直的第三接触部214以及接触第三接触部214的第四接触部216。核心区210还具有阵列共源极212、接触阵列共源极212顶部的垂直的第一接触部215以及接触第一接触部215的第二接触部217。阵列共源极212在三维存储器件的延伸方向上的厚度th大于第一接触部215在前述厚度th的方向上的尺寸d。在本实施例中，每个阵列共源极212上具有多个柱形的第一接触部215，第一接触部215沿着阵列共源极212的延伸方向间隔地排列。

在一个实施例中，第一接触部215为椭圆柱，因此在本实施例中，尺寸d1为第一接触部215在厚度th的方向上的短轴的长度。

在一个实施例中，三维存储器可具有字线连接区220，字线连接区220具有多个间隔的栅极层201a、接触每个栅极层201a顶部的垂直的第五接触部222以及接触第五接触部221的第六接触部222。

下面例举上述结构中的一些尺寸。可以理解，根据三维存储器件的存储密度以及工艺要求，尺寸是可以变化的。举例来说，阵列共源极212在三维存储器件的延伸方向上的厚度th为100-500nm，第一接触部215在厚度th的方向上的尺寸d1为80-280nm，第二接触部217在厚度th的方向上的尺寸d2为50-150nm。并且如图2d可见，th>d1>d2。举例来说，第一接触部215的高度为180-280nm，第二接触部217的高度为100-250nm。第四接触部216的高度可以与第二接触部217的高度相同。

本实施例的三维存储器件中，第一接触部215和第二接触部217的导电材料较为规整，有利于提高存储器的良率。

作为比较，按照图7a-7b所示的方法，半导体结构700a包括核心区710和字线连接区720，且在垂直方向上包含堆叠层701、第一绝缘层702和第二绝缘层703。在形成接触部时，先覆盖硬掩模层704和光阻图案705，然后通过光阻图案705的各个开口705a刻蚀形成分别到达接触部711、阵列共源极712和接触部722的接触孔。接着如图7b所示，在半导体结构700b上形成接触部713、714和723。按照这种方法，阵列共源极712上方形成形成深度较深的接触孔以及形成对应的接触部713的难度较高，容易导致接触部713的质量不佳。

图4a-4b是本发明一实施例的形成第一接触部的示例性过程的剖面示意图。下面参考图4a-4b描述形成第一接触部的示例性过程。首先如图4a所示，可在图2a的半导体结构200a上形成硬掩模层204和光阻图案205，从而得到半导体结构200a1。在此，硬掩模层204可包括底部抗反射涂覆(bottomanti-reflectivecoating,barc)层、介电质抗反射涂覆(dielectricanti-reflectivecoating,darc)层和无定形碳(amorphouscarbon,ac)层，但其结构不作为限制。光阻图案205可具有开口205a以暴露阵列共源极212上方的第一绝缘层201。接着如图4b所示，形成从半导体结构200a2的上表面垂直贯穿而到达阵列共源极212的第一接触孔215a。在此可以使用刻蚀的方法形成第一接触孔215a。阵列共源极212在半导体结构200a2的延伸方向的厚度th大于第一接触孔215a在厚度th的方向上的尺寸d1。举例来说，阵列共源极212在三维存储器件的延伸方向上的厚度th为100-500nm，第一接触孔215a在厚度th的方向上的尺寸d1为80-280nm，并且如图4b可见，th>d1。然后在第一接触孔215a中填充导电材料而形成如图2b所示的第一接触部215。

图5a-5b是本发明一实施例的形成第二、第四和第六接触部的示例性过程的剖面示意图。下面参考图5a-5b描述形成形成第二、第四和第六接触部的示例性过程。首先如图5a所示，可在图2c的半导体结构200c上形成硬掩模层206和光阻图案207，从而得到半导体结构200c1。在此，硬掩模层207可包括底部抗反射涂覆层、介电质抗反射涂覆层和无定形碳层，但其结构不作为限制。光阻图案207可具有开口207a以暴露阵列共源极212上方的第二绝缘层202。接着如图5b所示，形成从半导体结构200c2的上表面垂直贯穿而到达第三接触部214和第一接触部215的第二接触孔216a和217a。在此可以使用刻蚀的方法形成第二接触孔216a和217a。第一接触孔215a在厚度th的方向上的尺寸d1为80-280nm，第二接触孔216a在厚度th的方向上的尺寸d2为50-150nm。并且如图5b可见，th>d1>d2。然后在第二接触孔216a和217a中填充导电材料而分别形成如图2d所示的第四接触部216和第二接触部217。当需要时，在形成第二接触孔216a、217a的同时，也形成了第三接触孔223a；然后在第二接触孔216a和217a中填充导电材料的同时，也在第三接触孔223a中填充导电材料。事实上，形成接触孔216a、217a和223a的步骤可以是一并进行的，对应形成第二、第四和第六接触部的步骤也可以是一并进行的。

在本发明的实施例中，在图4a所示的半导体结构上刻蚀形成第一接触孔215a的步骤和在图5a所示的半导体结构上刻蚀第二接触孔216a的步骤是在不同的刻蚀步骤中完成。通过不同的刻蚀步骤来先形成第一接触孔215a和第二接触孔216a，可以使得每步刻蚀的介质厚度减小，有助于降低刻蚀工艺和孔内沉积工艺的难度。

在本发明的实施例中，在阵列共源极上形成的第一接触部的形态是可以变化的，只要它能够起到抬高阵列共源极的上表面高度的作用。每个阵列共源极上的第一接触部可以是一个且沿着阵列共源极的延伸方向延伸。图6a和图6b分别是根据本发明另一实施例的图2b和图2d所示的半导体结构的另一视角的剖面示意图。参考图6a所示，半导体结构200b’中，第一接触部215’实质上是与阵列共源极212形状相同的导电墙。可以理解，在形成此第一接触部215’之前，需要形成沿着阵列共源极的延伸方向延伸的第一接触孔。从俯视角度看，此第一接触孔的形状为长条形。此时第一接触孔也可称为沟槽(trench)。沟槽的两条边分别与的阵列共源极两条边相平行，且沟槽的中心线与阵列共源极的中心线重合。接着参考图6b所示，在每个第一接触部215’上形成了多个柱形的第二接触部217。这些第二接触部217是沿着第一接触部215’的延伸方向间隔地排列。

作为本实施例的变化例，第一接触部215’可以不是连续的，而是在某些位置断开。

三维存储器件的其他细节，例如存储单元的排列、字线连接区的具体结构等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器可以是3d闪存，例如3dnand闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。