电子元件用图案制造方法及包含该图案的纤维型电子元件与流程

本发明涉及一种电子元件用图案的制造方法以及包含电子元件用图案的纤维型电子元件，涉及一种有助于电子元件的小型化(scalingdown)以及集成化(integration)的同时有助于确保高性能(highperformance)、高柔软性(highflexibility)以及高可靠性(highreliability)的电子元件用图案的制造方法以及包含电子元件用图案的纤维型电子元件。

背景技术：

近来，随着对于可穿戴计算系统(wearablecomputingsystem)的关注度在提高，大量研发以纤维产品的形式进行利用的功能性纤维。例如，不仅研发了发热纤维、显示(display)纤维、触摸(touch)纤维等执行特定功能的纤维，还研发了集成有晶体管(transistor)、电阻等元件的纤维。

但是，必然需要用于将纤维束制成织物的织造方法，在这种情况下，不易在保持柔软性等的同时实现对电子纤维的通电以及电子纤维与其它装置之间的连接。

以往，如图1所示，在基板上制作电子元件之后，将电子元件转印至纤维上，从而制造纤维型电子元件，或者如图1b所示，形成两个以上导电性纤维，其包括依次层叠的绝缘层、半导体图案、源极以及漏极，然后使所述导电性纤维正交，从而实现为一个晶体管。但是，在如图1a以及图1b的情况下，为了元件的机械稳定性，要求极限的厚度，且存在基板与衣物之间的粘接问题等。与此同时，当如图1b所示，导电性纤维以物理形式相接时，在接触(contact)和耐久性等方面具有缺陷，因此成为现实上很难研发利用可穿戴设备的障碍。

因此，越来越需要一种在纤维基板上形成图案的新型技术，其图案在确保电子元件的小型化(scalingdown)以及集成化(integration)的同时，在以往的接触以及耐久性等方面性能优秀。

在先技术文献

专利文献

专利文献1：kr10-2015-0128874

技术实现要素：

所要解决的技术问题

本发明旨在提供一种有助于电子元件的小型化(scalingdown)以及集成化(integration)的同时有助于确保高性能(highperformance)、高柔软性(highflexibility)以及高可靠性(highreliability)的电子元件用图案的制造方法以及所述电子元件用图案。

与此同时，本发明旨在提供一种纤维型电子元件，作为包含所述电子元件用图案的纤维型电子元件，能够用在智能纤维中。

解决技术问题的方案

本发明的一实施例中，提供一种纤维型电子元件，其包括：纤维丝基板；以及电子元件用图案，形成在所述纤维丝基板上。

在例示性的实施例中，所述纤维丝基板可以具有低于50nm的均方根表面粗糙度(rootmeansquareroughnes)。

在例示性的实施例中，所述纤维丝基板可以包含选自透明玻璃纤维、不透明玻璃纤维、金属纤维、透明绝缘性高分子纤维、透明导电性高分子纤维、不透明导电性高分子纤维、无机物半导体纤维、有机物半导体纤维以及氧化物半导体纤维中的一种以上。

在例示性的实施例中，所述纤维丝基板的纵横比(aspectratio)可以是100以上。

在例示性的实施例中，所述电子元件用图案可以是包括形成在纤维丝基板上的多个电子元件用图案的电子元件用图案阵列(array)，可以形成有多个所述电子元件用图案阵列，各个电子元件用图案阵列的电子元件用图案可以具有彼此不同的面积。

在例示性的实施例中，所述电子元件用图案可以是包括多个电子元件用图案的电子元件用图案阵列(array)，可以形成有多个所述电子元件用图案阵列，各个电子元件用图案阵列的电子元件用图案排列成彼此不同的图形。

在例示性的实施例中，可以将多个所述电子元件用图案层叠在所述纤维丝基板上。

本发明的另一实施例中，提供一种晶体管，其包括：纤维丝基板；以及下部电极、半导体层图案、介电层以及上部电极，依次形成在所述纤维丝基板上。

本发明的另一实施例中，提供一种晶体管，其包括：纤维丝基板；以及晶体管图案阵列(array)，包括形成在所述纤维丝基板上的多个晶体管，形成有多个所述晶体管图案阵列，所述晶体管包括依次形成在所述纤维丝基板上的下部电极、半导体层图案、介电层以及上部电极。

在例示性的实施例中，所述半导体层图案可以是n型半导体层图案或是p型半导体层图案。

在例示性的实施例中，所述下部电极可以包括漏极以及源极，所述上部电极可以包括栅极。

在例示性的实施例中，所述漏极和源极彼此隔开，所述半导体层图案可以包括连接所述漏极与源极的沟道部。

本发明的又一实施例中，提供一种逆变器，其包括：纤维丝基板；以及依次形成在所述纤维丝基板上的下部电极、p型活性层、n型活性层、绝缘层以及上部电极。

本发明的又一实施例中，提供一种环形振荡器，其包括：纤维丝基板；以及依次形成在所述纤维丝基板上的下部电极、p型活性层、n型活性层、绝缘层、第一接触孔、上部栅极、层间绝缘层、第二接触孔以及上部电极。

本发明的又一实施例中，提供一种在纤维丝基板上形成电子元件用图案的方法，其包括如下步骤：在纤维丝基板上形成光刻胶膜；对所述光刻胶膜进行曝光工序、光固化工序以及显影工序，从而形成光刻胶图案；对所述光刻胶图案的上表面以及未形成有所述光刻胶图案的纤维丝基板的上表面进行蒸镀工序，从而形成电子元件用图案化(patterning)层；从所述纤维丝基板上去除所述光刻胶图案以及形成在所述光刻胶图案上的电子元件用图案化层，从而形成电子元件用图案，其中，所述曝光工序通过无掩模曝光装置(masklessexposuredevice)来进行。

本发明的又一实施例中，提供一种在纤维丝基板上形成电子元件用图案的方法，其包括如下步骤：在纤维丝基板上形成电子元件用图案化(patterning)层；在所述电子元件用图案化层上形成光刻胶膜；对所述光刻胶膜进行曝光工序、光固化工序以及显影工序，从而形成光刻胶图案；将所述光刻胶图案用作掩模图案，对所述电子元件用图案化层进行蚀刻工序，从而形成电子元件用图案；以及去除所述光刻胶图案，其中，所述曝光工序通过无掩模曝光装置(masklessexposuredevice)来进行。

在例示性的实施例中，所述纤维丝基板可以具有低于50nm的均方根表面粗糙度。

在例示性的实施例中，所述纤维丝基板的纵横比(aspectratio)可以是100以上。

在例示性的实施例中，所述无掩模曝光装置可以包括无掩模曝光单元，所述无掩模曝光单元利用基于所述纤维丝基板的相关的设计数据而生成的曝光数据，对所述光刻胶膜进行直接曝光，所述设计数据包括：与将要形成在所述纤维丝基板上的一个以上的电子元件用图案相关的预设的电子元件用图案信息；以及将要搭载或形成在所述电子元件用图案上的电子部件的预设的焊盘布局信息。

在例示性的实施例中，所述无掩模曝光单元可以包括缩放比例校正值生成单元，所述缩放比例校正值生成单元测量经过光固化以及显影的所述纤维丝基板相对于曝光前的所述纤维丝基板的伸缩量，并基于所测量的伸缩量，生成用于校正所述曝光数据的位置以及形状的缩放比例校正值。

在例示性的实施例中，所述电子元件用图案可以是包括多个电子元件用图案的电子元件用图案阵列(array)，所述电子元件用图案阵列的电子元件用图案可以分别具有不同的面积。

在例示性的实施例中，所述电子元件用图案阵列可以被划分为第一区域和第二区域，所述第一区域的电子元件用图案的面积可以小于第二区域的电子元件用图案的面积。

在例示性的实施例中，所述电子元件用图案可以包括多个电子元件用图案的电子元件用图案阵列(array)，所述电子元件用图案阵列的电子元件用图案可以分别具有不同的图形。

在例示性的实施例中，所述电子元件用图案可以形成为1nm至1μm的厚度。

在例示性的实施例中，所述曝光工序可以在-20℃至100℃范围的温度以及1×10^-8torr至1500torr的压力条件下进行。

在例示性的实施例中，所述纤维丝基板可以包含选自透明玻璃纤维、不透明玻璃纤维、金属纤维、透明绝缘性高分子纤维、透明导电性高分子纤维、不透明导电性高分子纤维、无机物半导体纤维、有机物半导体纤维以及氧化物半导体纤维中的一种以上。

在例示性的实施例中，所述纤维丝基板可以具有圆柱形、三棱柱形、四棱柱形或者多棱柱形的形状。

在例示性的实施例中，所述电子元件用图案可以是选自电子元件的源极、漏极、绝缘层以及配线中的一种以上。

在例示性的实施例中，通过连续工艺形成电子元件用图案。

本发明的另一实施例中，提供一种纤维型电子元件制造方法，其包括所述在纤维丝基板上形成导电性图案的方法。

有益效果

根据本发明的电子元件用图案的制造方法，能够直接在纤维丝基板的表面形成电子元件用图案。即，能够直接将金属配线、诸如半导体层图案的活性层、源极、漏极、绝缘层等电子元件用图案形成在纤维丝基板的表面上。而且，由此(即，直接对纤维丝基板进行半导体工艺)能够直接将晶体管等电子元件形成在纤维丝基板上。

即，根据本发明的电子元件用图案的制造方法，能够直接在单丝基板上集成元件。因此，能够减小单位元件的大小，同时能够从根本上解决纤维间的接触不良问题。

而且，根据本发明一实施例涉及的电子元件用图案的制造方法，通过无掩模曝光装置(masklessexposureapparatus)直接以连续工艺(continuousprocess)方式制造电子元件用图案，能够与在现有的半导体工艺中进行的分批处理(batchprocess)实现差别化。因而，也有助于确保电子元件的价格竞争力。

不仅如此，根据电子元件用图案的制造方法制造的电子元件作为纤维型电子元件用作可穿戴电子部件，有助于电子元件的小型化以及集成化的同时能够确保高性能、高柔软性以及高可靠性。

附图说明

图1a以及图1b是示出现有技术涉及的纤维型晶体管的结构的概略图。

图2是示出现有技术涉及的电子元件用图案的形成的概略图。

图3是示出本发明一实施例涉及的形成在纤维丝基板上的电子元件用图案的模式图。

图4a是示出本发明一实施例涉及的纤维型存储元件的模式图，图4b是示出包含层叠在纤维丝上的多个存储单元阵列的纤维型存储元件的模式图。

图5a至图5c分别是示出本发明一实施例涉及的p型晶体管、n型晶体管以及逆变器的结构的模式图。

图6是示出本发明一实施例涉及的环形振荡器的结构的模式图。

图7是示出本发明一实施例涉及的电子元件用图案的形成方法的概略图。据此，可通过连续工艺来形成电子元件用图案。

图8a示出了根据本发明一实施例而利用负性光刻胶图案来形成电子元件用图案的方法，图8b示出了利用正性光刻胶图案来形成电子元件用图案的方法。另一方面，所述电子元件用图案可以包括构成电子元件的所有图案，例如，可以是金属配线、半导体图案、绝缘层等。

图9是示出本发明一实施例涉及的p型晶体管的制造方法的概念图。

图10是示出本发明一实施例涉及的n型晶体管的制造方法的概念图。

图11是示出本发明一实施例涉及的逆变器的制造方法的概念图。

图12是示出本发明一实施例涉及的环形振荡器的制造方法的概念图。

图13a以及图13b是示出本发明一实施例涉及的在纤维丝基板上形成电子元件用图案的方法的各个步骤中的纤维丝基板的表面的照片。图13a是形成正性光刻胶图案并采用剥离(lift-off)工序的情形下的各步骤的照片，图13b是示出采用金属图案化层的蚀刻(etching)工序的情形下的各步骤的表面的照片。

图14a是示出显影工序后，包含电子元件用光刻胶图案的纤维丝基板的表面的显微镜图像，图14b是在光刻胶图案上部蒸镀30nm的铝之后的表面的显微镜图像，图14c是示出剥离(lift-off)工序之后制得的、形成有30nm厚度的铝图案阵列(20μm×20μm)的纤维基板表面的显微镜图像。

图15是本发明一实施例涉及的形成在纤维丝基板上的多种形状的图案形成于纤维丝基板表面的照片。

图16示出本发明一实施例涉及的晶体管的叠层结构。

图17a示出本发明一实施例涉及的晶体管的各层的俯视图。

图17b示出包含本发明一实施例涉及的晶体管即形成在所述纤维丝基板上的多个晶体管的晶体管图案阵列。

图18a是示出本发明一实施例涉及的晶体管的显微镜图像，该晶体管分别为进行铝蒸镀工序之后、形成光刻胶图案之后、去除光刻胶图案之后形成在纤维丝基板上的晶体管。

图18b示出了包括源极、漏极以及栅极的、形成在纤维丝基板上的晶体管的照片。

图19a示出本发明一实施例涉及的晶体管的漏电流-栅电压特性。

图19b示出本发明一实施例涉及的晶体管的漏电流-漏电压特性。

图20a示出在本发明一实施例涉及的晶体管中流通于源极与漏极之间的电流量的开关比(on/offratio)特性。

图20b示出在本发明一实施例涉及的晶体管中约以0.1秒的间隔反复进行开/关转换而测定的转换特性。

具体实施方式

下面，参照附图对本发明的优选实施例进行详细说明。

本发明的各附图中，为了本发明的明确性，相比于实际，放大地示出了结构物的尺寸。

在本发明中，第一、第二等术语可以用于说明各种构成要素，但是所述构成要素不应被所述术语限定。所述术语的使用目的仅限于区分一个构成要素与其它构成要素。

本发明中所使用的术语仅用于说明特定的实施例，并非旨在限定本发明。除非在文章中明确地具有不同的含义，否则单数的表述包括复数的表述。应理解为，在本申请中“包括”或“具有”等术语用来指定说明书中记载的特征、数字、步骤、动作、构成要素、部件或者其组合的存在，并不预先排除存在或增加一个或多个其它特征、数字、步骤、动作、构成要素、部件或者其组合的可能性。

在本发明中，当提到各层(膜)、区域、电极、图案或者构造物形成在对象物体、基板、各层(膜)、区域、电极或者图案之“上”、“上部”或者“下部”时，可以表示各层(膜)、区域、电极、图案或者构造物直接位于对象物体、基板、各层(膜)、区域、电极或者图案之上或下，或者其它层(膜)、其它区域、其它电极、其它图案或者其它构造物进一步形成在对象物体或基板上。

关于本文中公开的本发明的实施例，特定的结构性乃至功能性说明只是旨在说明本发明实施例的示例，本发明的实施例可以实施为各种形式，不应解释为限定于本文中说明的实施例。

即，本发明可以进行各种变更，可以具有各种形式，下面将特定实施例例示在附图中，并在本文中进行详细的说明。但是，这并非旨在将本发明限定于特定的公开形式，应理解为，包括落在本发明的思想以及技术范围内的所有变更、等同物乃至替代物。

术语定义

在本发明的实施例中，关于“电子元件用图案”，只要是作为电子元件用而可形成在基板上的图案，就没有限制。例如，所述电子元件用图案可以无限制地包含凡可用在电子元件中的物质，例如，可以包含诸如铜、镍等的金属，硅氧化物等绝缘物质，gese等半导体物质等。例如，若所述电子元件用图案为包含金属的金属图案，则所述电子元件用图案可以是电子元件的下部电极、上部电极、配线等，若包含绝缘物质，则所述电子元件用图案可以是纤维型电子元件的绝缘图案。

本发明的实施例中，“纵横比”是指纤维丝基板的长度(l)与直径(d)之比。

本发明的实施例中，“无掩模曝光装置(masklessexposureapparatus)”是指，不同于现有的模拟曝光装置，不使用掩模而通过软件操作光来使图案曝光的曝光装置。另一方面，可以使用无掩模对准器(masklessaligner)、非接触式光刻(lithography)装置、激光光刻装置、非接触式曝光器等来代替所述无掩模曝光装置这一术语，并不限定于此。

本发明的实施例中，“电子元件用图案化层”是指用于在基板上形成源极、漏极、电极、配线、绝缘层等的层(layer)，指作为图案化对象的层。可根据本发明涉及的形成图案的方法，对所述电子元件用图案层进行图案化，从而制造电子元件用图案。

纤维型电子元件

在本发明的一实施例中，提供一种纤维型电子元件，其包括纤维丝基板以及直接层叠在所述纤维丝基板上的电子元件用图案(图3)。

在本发明的另一实施例中，可以提供一种纤维型电子元件，其包括纤维丝基板以及直接层叠在所述纤维丝基板上的多个电子元件用图案(参照图4a以及图4b)。

在例示性的实施例中，虽无限制，但所述纤维丝基板可以包含透明玻璃纤维、不透明玻璃纤维、金属纤维、透明绝缘性高分子纤维、透明导电性高分子纤维、不透明导电性高分子纤维、无机物半导体纤维、有机物半导体纤维以及氧化物半导体纤维等。例如，所述纤维丝基板可以是用于光纤维芯的玻璃丝纤维。

在一实施例中，所述纤维丝基板可以是单股的玻璃单丝纤维。

在一实施例中，所述纤维丝基板可以包含填装物，所述填装物可以包括二氧化硅粒子等。

另一方面，在本发明中可以调节所述纤维丝基板的表面粗糙度，将电子元件用图案形成在单股的单纤维即单丝上，所述纤维丝基板可以具有低于50nm的均方根表面粗糙度。纤维丝基板的均方根表面粗糙度须低于50nm，才能在单丝上形成无翘起的电子元件用图案。

在一实施例中，所述纤维丝基板的均方根表面粗糙度可以是1nm以下，例如可以是0.1nm以下。

在例示性的实施例中，纤维丝基板的纵横比(aspectratio)可以是100以上或1000以上，例如为100至1000。须具有这种纵横比，才能用作智能衣物。虽无限制，但所述纤维丝基板可以具有圆柱形、三棱柱形、四棱柱形或者多棱柱形的形状。

在一实施例中，所述纤维丝基板可以是圆柱形纤维丝基板，具有1至2500μm的曲率半径，当所述纤维丝基板具有低于1μm的曲率半径时，可能难以制造电子元件用图案，当具有超过2500μm的曲率半径时，难以应用于智能纤维等。

在一实施例中，所述纤维丝基板的曲率半径可以是10μm至200μm。

在一实施例中，只要是构成电子元件所需的图案，所述电子元件用图案就没有限制。例如，所述电子元件用图案可以是电子元件的电极(例如，源极、漏极等)、绝缘层、触点、配线等。

例如，当将所述电子元件用图案用作绝缘图案时，所述图案化层可以包含硅氧化物等绝缘物质，当将所述电子元件用图案用作诸如电极、配线等的导电性图案时，可以包含金属等导电性物质，并且当用作半导体图案时，可以包含具有半导体特性的物质等。

在例示性的实施例中，所述电子元件用图案可以具有1nm至1μm的厚度。例如，所述电子元件用图案可以具有1nm至50nm的厚度。

在例示性的实施例中，可以在纤维丝基板上水平地形成多个所述电子元件用图案。

在例示性的实施例中，所述电子元件用图案可以包括多个电子元件用图案阵列，所述电子元件用图案阵列包括形成在纤维丝基板上的多个电子元件用图案，可以形成有多个电子元件用图案阵列。例如，图3示出了包含多种图案阵列的电子元件用图案，图15示出了共包含5个图案阵列的电子元件用图案。

另一方面，如图3所示，可以将所述电子元件用图案制造成具有不同的面积。例如，将所述电子元件用图案阵列制造成被划分为第一区域和第二区域时，可以将所述第一区域的电子元件用图案的面积制造成小于第二区域的电子元件用图案的面积。

在这种情况下，例如，所述第一区域的电子元件用图案被制造成具有1μm×1μm至7μm×7μm的面积，而所述第二区域的电子元件用图案被制造成具有8μm×8μm至30μm×30μm的面积。

另一方面，可以制造多个所述电子元件用图案阵列，并且可以将各个图案阵列制造成具有不同的图形或形状(参照图15)。

例如，将所述电子元件用图案阵列制造成被划分为第一区域和第二区域时，可以将所述第一区域的电子元件用图案排列成旋风图形，使所述第一区域呈圆形，当第二区域的电子元件用图案排列成直线时，也可以将所述第二区域制造成条纹图形。

另一方面，如上所述，本发明的电子元件用图案可以直接形成在单丝纤维上，因此可通过连续工艺来制造，而非现有的分批(batch)处理。一般来说，半导体工艺具有分批处理(batchprocess)特征，在这种情况下，不同于工序运行及生产随着时间的推移而保持均匀的连续工艺，半导体的制造以及次数是不连续的，有可能在生产的半导体的品质或生产时间方面不利。

因此，可以与纤维丝基板的长度无关地进行电子元件用图案制造工艺。因此，虽然所述纤维丝基板可以具有例如1cm至1km的长度，但不限于此。

在例示性的实施例中，可以垂直地形成有多个所述电子元件用图案，并且可以彼此层叠。因此，可利用层叠的所述电子元件用图案来制造包括纤维丝基板以及形成在所述纤维丝上的多个电子元件用图案的纤维型电子元件。

在例示性的实施例中，所述电子元件中所述电子元件用图案可以彼此交叉层叠。

例如，在所述电子元件用图案包括金属层的情况中，当所述电子元件用图案交叉层叠时，多个所述电子元件用图案可以作为形成在单丝上的电极、配线等而发挥功能。

应用本发明的电子元件用图案，可以在纤维丝基板上直接形成晶体管、逆变器(inverter)、环形振荡器(ringoscillator)等(参照图5a至图5c以及图6)。

因此，在本发明的另一实施例中，提供一种晶体管，其包括纤维丝基板；以及直接依次形成在所述纤维丝基板上的下部电极、半导体层图案、绝缘层以及上部电极。

特别是，可以参照图16至图17b来说明所述晶体管。

图16示出了本发明一实施例涉及的晶体管的叠层结构，图17a示出了本发明一实施例涉及的晶体管的各层的俯视图。

在例示性的实施例中，所述半导体层图案可以是n型半导体层图案或者p型半导体层图案。

在例示性的实施例中，所述下部电极可以包括漏极以及源极，所述上部电极可以包括栅极。例如，所述下部电极可以由金(au)或铬(cr)层中的一种以上材料制造而成。此外，所述上部电极可以由铝(al)制造而成。

选择性地，所述晶体管可以包括形成在所述下部电极与所述纤维丝基板之间的绝缘层。所述绝缘层可以由sio2制造而成，通过所述绝缘层，可以使所述漏极与源极绝缘。

在例示性的实施例中，所述漏极以及源极彼此隔开，所述半导体层图案可以包括连接所述漏极与源极的沟道部。所述沟道部可以包括半导体层图案，所述半导体层图案可以由igzo材料制造而成。此外，所述沟道部可以具有沟道的长度(l)以及宽度(w)，根据所述长度与宽度的比值，本发明一实施例涉及的晶体管可以具有不同的电流特性。

在例示性的实施例中，所述沟道部具有沟道的长度(l)以及宽度(w)，所述沟道部的长度与宽度的比值可以是0.5至5。在一实施例中，所述长度与宽度的比值可以是0.8、2.5或者5.0。当所述沟道部的长度与宽度的比值处于上述的范围之内时，本发明一实施例涉及的晶体管可具有优秀的工作特性。

在例示性的实施例中，相对于半导体层图案的总体重量，可以掺杂10重量％至40重量％。此外，相对于半导体层图案的总体重量，可以掺杂20重量％至40重量％、30重量％至40重量％、10重量％至30重量％、10重量％至20重量％。掺杂量处于上述的范围之内时，本发明一实施例涉及的晶体管可具有优秀的工作特性。

在例示性的实施例中，可以在所述半导体层图案上形成有介电层。所述介电层可以由al2o3制造而成，具有介电特性，由此可增加储存的电荷。

在例示性的实施例中，所述介电层上可以形成有上部电极，所述上部电极可以包括栅极。所述栅极可以由铝(al)制造而成。

图17b示出了包含本发明一实施例涉及的晶体管即形成在所述纤维丝基板上的多个晶体管的晶体管图案阵列。

在例示性的实施例中，所述晶体管包括晶体管图案阵列(array)，所述晶体管图案阵列包括纤维丝基板以及形成在纤维丝基板上的多个晶体管，形成有多个所述晶体管图案阵列，所述晶体管可以包括依次形成在所述纤维丝基板上的下部电极、半导体层图案、介电层以及上部电极。

在例示性的实施例中，所述多个晶体管的下部电极可以包括多个漏极以及多个源极，所述多个晶体管的上部电极可以包括多个栅极，各个电极可以分别与各个晶体管对应。

此外，多个所述晶体管中各个漏极以及源极彼此隔开，所述半导体层图案可以包括连接所述漏极与源极的多个沟道部，各个沟道部可以与各漏极以及源极连接。

在例示性的实施例中，多个所述晶体管可以进一步包括形成在所述上部电极上的绝缘层以及短路电极层。

在本发明的又一实施例中，提供一种逆变器，其包括：纤维丝基板；以及依次直接形成在所述纤维丝基板上的下部电极、p型活性层、n型活性层、绝缘层以及上部电极。

本发明的又一实施例中，提供一种环形振荡器，其包括：纤维丝基板；以及依次直接形成在所述纤维丝基板上的下部电极、p型活性层、n型活性层、绝缘层、第一接触孔、上部栅极、层间绝缘层、第二接触孔以及上部电极。

只需改变对象物质，通过反复进行本发明的电子元件用图案的形成方法，即可制造所述晶体管、逆变器、环形振荡器。因此，可直接在单丝基板上实现晶体管、逆变器、环形振荡器等。此外，可以采用所述晶体管、逆变器、环形振荡器等的电子元件和电路，从而在单丝基板上实现更加复杂的电路。因此，不仅有助于电子元件的小型化以及集成化，相比于现有的纤维型电子元件还能够解决发生漏电等电学问题。因此，能够广泛应用于在要求使用纤维型电子元件的智能衣物等领域中。

至于制造这些的方法，可以进行多次后述的形成电子元件用图案的方法而制成，下面首先仔细察看形成电子元件用图案的方法。

形成电子元件用图案的方法

本发明的一实施例中，提供一种用于形成上述的电子元件用图案的方法。由此，通过无掩模曝光装置(masklessexposureapparatus)，可在长度较长的纤维丝基板表面上直接连续地形成电子元件用图案，特别是能够容易地在圆柱形纤维丝基板等具有曲面的纤维丝基板上形成电子元件用图案。

另一方面，所述方法包括如下步骤：在纤维丝基板上形成光刻胶膜；对所述光刻胶膜进行曝光工序、光固化以及显影工序，从而形成光刻胶图案；对所述光刻胶图案的上表面以及未形成有所述光刻胶图案的纤维丝基板的上表面进行蒸镀工序，从而形成电子元件用图案化层；从所述纤维丝基板上去除所述光刻胶图案以及形成在所述光刻胶图案上的电子元件用图案化层，从而形成电子元件用图案。

图8a以及图8b是示出本发明一实施例涉及的在纤维丝基板上形成电子元件用图案的方法的概略图。下面，基于图8a以及图8b详细说明各工序。

首先，在纤维丝基板上形成光刻胶膜(a步骤)。

在例示性的实施例中，虽无限制，但所述纤维丝基板可以包含透明玻璃纤维、不透明玻璃纤维、金属纤维、透明绝缘性高分子纤维、透明导电性高分子纤维、不透明导电性高分子纤维、无机物半导体纤维、有机物半导体纤维以及氧化物半导体纤维等。

在一实施例中，所述纤维丝基板可以是用于光纤维芯的玻璃丝纤维。

在一实施例中，所述纤维丝基板可以包含填装物，所述填装物可以包括二氧化硅粒子等。

另一方面，本发明中需要在纤维丝基板上直接应用半导体工艺，因此要求调节基板的表面粗糙度，例如所述纤维丝基板可以具有低于50nm的均方根表面粗糙度，具体而言，可以具有1nm以下的均方根表面粗糙度。当所述纤维丝基板的均方根表面粗糙度超过50nm时，有可能降低与电子元件用图案的粘合性，最终降低电子元件的性能。

在例示性的实施例中，纤维丝基板的纵横比(aspectratio)可以是100以上或1000以上。虽无限制，但所述纤维丝基板可以具有圆柱形、三棱柱形、四棱柱形或者多棱柱形的形状。

在一实施例中，所述纤维丝基板可以是圆柱形纤维丝基板，具有1μm至2500μm的曲率半径，当所述纤维丝基板具有低于1μm的曲率半径时，有可能难以制造电子元件用图案，当具有超过2500μm的曲率半径时，有可能难以应用于智能纤维等。

在一实施例中，所述纤维丝基板的曲率半径可以是10μm至200μm。

另一方面，由于本发明的电子元件用图案通过连续工艺制造而成，因此能够与纤维丝基板的长度无关地进行电子元件用图案制造工艺。因此，可以在长尺寸的基板上进行所述制造工艺，所述纤维丝基板可以具有例如1km以下的长度。

在一实施例中，所述纤维丝基板可以具有1cm至1km的长度。

在例示性的实施例中，在形成所述光刻胶膜时，可以形成正性光刻胶膜或者负性光刻胶膜。当形成负性光刻胶膜时，可以进行如图8a所示的工艺，当形成正性光刻胶膜时，可以进行如图8b所示的工艺。

在一实施例中，在形成所述光刻胶膜时，可以利用半月板(meniscus)。而且，可以将涂覆速度控制在10mm/min至120mm/min，从而控制光刻胶膜的厚度。

此后，在形成光刻胶膜之前，还可以额外进行进一步降低基板的表面粗糙度的抛光工序等。在这种情况下，能够进一步提升包含相应电子元件用图案的电子元件的电学性能。

接着，对所述光刻胶膜进行曝光工序、光固化以及显影工序，从而形成光刻胶图案(b步骤)。

本发明中通过无掩模曝光装置(masklessexposuredevice)来进行所述曝光工序。此时，所述无掩模曝光装置包括无掩模曝光单元，所述无掩模曝光单元利用在所述纤维丝基板的相关设计数据的基础上生成的曝光数据，使所述光刻胶膜直接曝光于光源。

在例示性的实施例中，所述光源可以是选自uv、x线、电子束、ir、微光束中的一种以上。

另一方面，由于本发明的纤维丝基板可以具有曲面，因此重要的是沿着所述纤维丝基板的表面一定地形成光刻胶图案。此时，将所述设计数据设计成包括：关于将要形成在所述纤维丝基板上的一个以上的电子元件用图案预设的电子元件用图案信息，以及关于将要搭载或形成在所述电子元件用图案的上部以及下部的其它图案(例如、电极、绝缘层、半导体层图案等)的预设的焊盘布局信息，因此，无需使所述光刻胶膜与掩模接触，通过对所述光刻胶膜进行图案化工序，能够制造光刻胶图案。

本发明的无掩模曝光装置的无掩模曝光单元包括缩放比例校正值生成单元，所述缩放比例校正值生成单元测量经过光固化以及显影的纤维丝基板相对于曝光前的纤维丝基板的伸缩量，并基于所测量的伸缩量，生成用于校正所述曝光数据的位置以及形状的缩放比例校正值。因此，即使在后述的光固化以及显影工序之后所述纤维丝基板的表面为曲面，也能够沿着所述纤维丝基板的表面一定地形成光刻胶图案。

在例示性的实施例中，所述曝光工序可以在-20℃至100℃范围的温度以及1×10^-8torr至1500torr的压力条件下进行。当脱离上述范围时，有可能因光刻胶图案的变异而发生诸如曝光后不均匀地形成图案、光刻胶图案固着于基板上的问题。

此后，可以进行常规的光固化以及显影工序，从而形成光刻胶图案。

在例示性的实施例中，所述光刻胶图案可以是包括多个光刻胶图案的光刻胶图案阵列，例如，可以将所述光刻胶图案制造成彼此隔开1μm×1μm至30μm×30μm的范围之内。

另一方面，在进行所述曝光工序时，可以对与曝光装置相连的程序输入具有不同的多个图案的图片，从而在纤维丝基板的表面上形成具有不同的大小及图形的多个光刻胶图案阵列。

例如，在进行所述曝光工序时，可以将纤维丝基板划分为不同的两个区域(第一区域及第二区域)，然后在所述纤维丝基板的第一区域制造包括彼此隔开1μm×1μm至30μm×30μm的范围之内的多个光刻胶图案的光刻胶图案阵列(第一图案阵列)，并且制造包括彼此隔开8μm×8μm至30μm×30μm的范围之内的多个光刻胶图案的第二区域的图案阵列(第二图案阵列)。

在一实施例中，可以将所述光刻胶图案制造成具有1μm至500μm的宽度。

另一方面，将所述光刻胶图案划分为第一区域及第二区域仅是举例说明，因此所述光刻胶图案并不限定于此，也可以制造成被划分为具有各种大小的多个区域。

接着，在所述光刻胶图案的上表面以及未形成有所述光刻胶图案的纤维丝基板上表面上形成电子元件用图案化层(c步骤)。

具体而言，在所述光刻胶图案的上表面以及未形成有所述光刻胶图案的纤维丝基板上表面上形成所述电子元件用图案化层。因此，当从上方观察时，只能观察到电子元件用图案化层的上表面。

在一实施例中，只要是可包含在形成于基板上的电子元件中的层，所述电子元件用图案化层就没有限制。例如，所述电子元件用图案化层可以在图案化后发挥源极、漏极、绝缘图案、电极、半导体层图案的功能。

在一实施例中，当对所述图案化层进行图案化而形成的电子元件用图案被用作绝缘图案时，所述图案化层可以包含硅氧化物等绝缘物质，当所述图案化层被用作诸如电极、配线等的导电性图案时，所述图案化层可以包含金属等导电性物质。

在一实施例中，当后述的电子元件用图案为电极、配线等时，所述图案化层可以包含诸如铜、铝等的金属。

另一方面，所述电子元件用图案化层可以通过热以及电子束蒸镀工序、溅射工序、溶液工序等来形成。

此后，从所述纤维丝基板上仅上表面形成有所述电子元件用图案层的光刻胶图案，从而在纤维丝基板上形成电子元件用图案(d步骤)。

即，所述光刻胶图案可以通过例如灰化(ashing)以及/或者剥离(stripping)工序来去除。

另一方面，此时形成在纤维丝基板上的图案整体都被去除，因此形成在一部分光刻胶图案上的电子元件用图案化层的一部分被去除。因此，最终仅有彼此隔开规定间隔的电子元件用图案能够残留在基板上。

在例示性的实施例中，所述电子元件用图案可以是包括多个电子元件用图案的电子元件用图案阵列，此时，可以将所述电子元件用图案制造成，彼此隔开1μm×1μm至30μm×30μm的范围之内(即，将电子元件用图案制造成具有与c步骤中光刻胶图案隔开的范围对应的面积)。

另一方面，也可以将所述电子元件用图案制造成具有不同大小的多个电子元件用图案的电子元件用图案阵列，例如，在上述的c步骤中，当在所述纤维丝基板的第一区域制造彼此隔开1μm×1μm至7μm×7μm的范围之内的光刻胶图案阵列(第一图案阵列)以及彼此隔开8μm×8μm至30μm×30μm的范围之内的光刻胶图案阵列(第二图案阵列)时，可以将所述电子元件用图案阵列制造成被划分为第一区域及第二区域，以便与所述光刻胶图案对应。

因此，可以将所述第一区域的电子元件用图案的面积制造成小于第二区域的电子元件用图案的面积。在这种情况下，可以将所述第一区域的电子元件用图案制造成具有1μm×1μm至7μm×7μm的面积，并且将所述第二区域的电子元件用图案制造成具有8μm×8μm至30μm×30μm的面积。

此后，根据电子元件用图案的性质，也可以进一步进行附加的工序。

例如，当所述电子元件用图案为半导体活性层时，既可以进行离子注入工序或者化学处理工序等掺杂工序，也可以在形成所述电子元件用图案之后进行退火工序等。

此外，为了洗涤表面，也可以附加进行烘干工序等。

在例示性的实施例中，所述电子元件用图案可以形成为1nm至1um的厚度。当脱离上述范围时，有可能难以实现作为电子元件用的集成化。

此外，在一实施例中，所述电子元件用图案可以隔开0.2μm至500μm的宽度。

因此，可以制造形成在长度长的纤维丝基板上的图案。根据本发明的在纤维丝基板上形成图案的方法，无需掩模，仅利用设计值即可在光刻胶膜上形成光刻胶图案。在这种情况下，也能够在纤维丝基板的曲面上形成图案。所述图案可以用作电极、配线等，因此还能够解决以往的接触问题。即，现有的可应用于纤维的电子元件分为面基板一体型元件和纤维织造型元件，而这些在受到机械压力(弯折/牵拉等)时发生褶皱、撕裂、剥离或者破碎和接触不良的问题。与此相反，本发明涉及的图案可以不发生这样的问题。

与此同时，多次执行本发明的在纤维丝基板上形成图案的方法，并且利用该方法，还能够直接在纤维丝基板上设计晶体管、环形振荡器、逆变器等。因此，有助于电子元件的小型化以及集成化，同时有助于电子元件确保高性能、高柔软性以及高可靠性，能够广泛应用于智能衣物等。

与此同时，本发明的在纤维丝基板上形成图案的方法，可采用与以往在半导体工艺中进行的分批处理(batchprocess)有区别的连续工艺(continuousprocess)，因此能够确保连续大量生产性。因此，能够使工艺更加容易，并且能够制造具有价格竞争力的电子元件。

另一方面，在本发明的另一实施例中，提供一种在纤维丝基板上形成图案的方法，其包括如下步骤：在纤维丝基板上形成电子元件用图案化层；在所述电子元件用图案化层上形成光刻胶膜；对所述光刻胶膜进行曝光工序、光固化工序以及显影工序，从而形成光刻胶图案；将所述光刻胶图案用作掩模图案，对所述电子元件用图案化层进行蚀刻工序，从而形成电子元件用图案；以及去除所述光刻胶图案。

另一方面，在形成电子元件用图案化层之后，形成光刻胶图案，将所述光刻胶图案用作掩模图案，进行蚀刻工序，从而形成电子元件用图案，除此之外，上述的制造方法与之前所述的在纤维丝基板上形成图案的方法的基本构成相同，因此省略对于相同或相似的构成的说明。

图13b是示出在纤维丝基板上形成图案的方法中的各步骤的表面变化的照片，是示出形成负性光刻胶膜的金属图案化层的蚀刻(etching)工序的情形下的各步骤的表面的照片。下面，基于图13b简单地叙述各工序。

首先，作为在纤维丝基板上形成图案的方法，在纤维丝基板上形成电子元件用图案化层(a步骤)。

在例示性的实施例中，虽无限制，但所述纤维丝基板可以包含透明玻璃纤维、不透明玻璃纤维、金属纤维、透明绝缘性高分子纤维、透明导电性高分子纤维、不透明导电性高分子纤维、无机物半导体纤维、有机物半导体纤维以及氧化物半导体纤维等。

在例示性的实施例中，所述纤维丝基板可以具有低于50nm的均方根表面粗糙度。在例示性的实施例中，纤维丝基板的纵横比(aspectratio)可以是100以上或1000以上，例如为100至1000。虽无限制，但所述纤维丝基板可以具有圆柱形、三棱柱形、四棱柱形或者多棱柱形的形状。

在一实施例中，只要是可包含在形成于基板上的电子元件中的层，所述电子元件用图案化层就没有限制。例如，所述电子元件用图案化层可以在图案化后发挥源极用图案、漏极用图案、绝缘图案、电极用图案、半导体层图案的功能。

在一实施例中，当对所述图案化层进行图案化而形成的电子元件用图案被用作绝缘图案时，所述图案化层可包含硅氧化物等绝缘物质，当所述图案化层被用作诸如电极、配线等的导电性图案时，可包含金属等导电性物质。

在一实施例中，当后述的电子元件用图案为电极、配线等时，所述图案化层可以包含诸如铜、铝等的金属。

另一方面，所述电子元件用图案化层可以通过蒸镀工序、溅射工序、溶液工序等来形成。

此后，在所述电子元件用图案化层上形成光刻胶膜图案(b步骤)。

在形成所述光刻胶膜时，可以形成正性光刻胶膜或者负性光刻胶膜，在形成光刻胶膜之前还可以附加进行降低基板表面粗糙度的抛光工序等。

此后，对所述光刻胶膜进行曝光工序、光固化工序以及显影工序，从而形成光刻胶图案(c步骤)。

本发明中所述曝光工序通过无掩模曝光装置(masklessexposuredevice)来进行，并且纤维丝基板可以具有曲面，因此重要的是沿着所述纤维丝基板的表面一定地形成光刻胶图案，当如本发明这样利用无掩模曝光装置对纤维丝基板进行曝光工序时，也可实现极其稠密的设计，因此由此能够在长尺寸的纤维丝基板上直接制造晶体管等电子元件，特别是能够容易地在圆柱形纤维丝基板等具有曲面的纤维丝基板上形成电子元件用图案。

在例示性的实施例中，所述光刻胶图案可以是包括多个光刻胶图案的光刻胶图案阵列，此时，可以将所述光刻胶图案制造成分别具有1μm×1μm至30μm×30μm的面积。

另一方面，在进行所述曝光工序时，可以对与无掩模曝光装置相连的程序输入具有不同的多个图案的图片，从而在纤维丝基板的表面上形成具有不同大小的多个光刻胶图案阵列。

也可以与此不同，在进行所述曝光工序时，将纤维丝基板划分为不同的两个区域(第一区域及第二区域)，然后制造具有不同形状的第一及第二区域的光刻胶图案阵列。

例如，在进行所述曝光工序时，可以将纤维丝基板划分为不同的两个区域(第一区域及第二区域)，然后在所述纤维丝基板的第一区域制造面积为1μm×1μm至7μm×7μm的光刻胶图案阵列(第一光刻胶图案阵列)，并且在第二区域上制造面积为8μm×8μm至30μm×30μm的光刻胶图案阵列(第二光刻胶图案阵列)。

接着，将所述光刻胶图案用作掩模图案，对所述电子元件用图案化层直接进行蚀刻工序，从而形成电子元件用图案(d步骤)。

即，对未形成有所述光刻胶图案的电子元件用图案化层进行蚀刻工序，从而形成电子元件用图案，所述电子元件用图案形成在纤维丝基板上，并且包括彼此隔开规定间隔的图案(图14中所述图案为金属膜图案)。

另一方面，对于所述蚀刻工序并无限制，可以采用常规的蚀刻工序。

另一方面，可以将所述电子元件用图案制造成多个图案阵列。

另一方面，在上述的c步骤中，当在第一区域制造第一光刻胶图案阵列，并在第二区域制造第二光刻胶图案阵列时，同样可以将所述电子元件用图案阵列制造成划分为第一区域和第二区域，以便与所述光刻胶图案对应。

例如，所述电子元件用图案可以分别具有1μm×1μm至30μm×30μm的面积。此外，可以将所述电子元件用图案制造成具有1μm至500μm的面积。

在一实施例中，可以将所述第一区域的电子元件用图案的面积制造成第二区域的电子元件用图案的面积。在这种情况下，可以将所述第一区域的电子元件用图案制造成具有1μm×1μm至7μm×7μm的面积，并且将所述第二区域的电子元件用图案制造成具有8μm×8μm至30μm×30μm的面积。

在一实施例中，可以将所述光刻胶图案制造成具有1μm至500μm的宽度。此后，去除残留在电子元件用图案上的光刻胶图案(e步骤)。

具体而言，例如，通过灰化(ashing)以及/或者剥离(stripping)工序，从电子元件用图案上去除光刻胶图案。

因此，最终可以在纤维丝基板上仅形成彼此隔开规定间隔的电子元件用图案。

如此，可直接在纤维丝基板上制造电子元件用图案。作为一例，能够在纤维丝基板上沿着曲面形成电子元件用图案，由此能够解决以往的纤维型晶体管的接触(contact)问题。因此，可在纤维丝基板上制造具有高性能、高柔软性以及高可靠性的同时集成化的电子元件。通过应用本发明，能够制造各种电子元件，但是作为一例，将参照图9至图12说明晶体管、逆变器以及环形振荡器的制造方法。

晶体管、逆变器以及环形振荡器的制造方法

下面，图9至图12中举例说明在圆柱形单丝基板上制造p型晶体管、n型晶体管、逆变器以及振荡器，但是并不局限于此。

首先，说明应用本发明的一实施例涉及的电子元件用图案的形成方法的p型晶体管的制造方法。

首先，通过上述的形成电子元件用图案的方法，在纤维丝基板上直接形成金属膜图案，从而形成下部电极。然后，通过所述电子元件用图案的形成方法，在形成有所述下部电极的纤维丝基板上形成p型半导体层图案。此时，p型半导体层图案可以包含半导体活性物质。接着，通过本发明的形成电子元件用图案的方法，在依次形成有下部电极、p型半导体层图案的纤维丝基板上形成绝缘层。此时，绝缘层可以是硅氧化物等。然后，通过所述电子元件用图案的形成方法，在依次层叠有下部电极、p型半导体层图案以及绝缘层的纤维丝基板上，再次直接形成金属膜图案，从而形成上部电极。

通过这样的工艺，可直接在纤维丝基板上形成具有下部电极、p型半导体层图案、绝缘层、上部电极结构的p型晶体管。

另一方面，n型晶体管的制造方法如下(参照图10)。

通过上述的形成电子元件用图案的方法，在纤维丝基板上直接形成金属膜图案，从而形成下部电极。然后，通过所述电子元件用图案的形成方法，在形成有所述下部电极的纤维丝基板上形成包含n型半导体物质的n型半导体层图案。接着，通过所述电子元件用图案的形成方法，在依次层叠有下部电极、n型半导体层图案的纤维丝基板上形成绝缘层。此时，绝缘层可以是硅氧化物等。然后，通过本发明的形成电子元件用图案的方法，在依次层叠有下部电极、n型半导体层图案以及绝缘层的纤维丝基板上，再次直接形成金属膜图案，从而形成上部电极。

通过这样的工艺，可直接在纤维丝基板上形成具有下部电极、n型半导体层图案、绝缘层、上部电极结构的n型晶体管。

另一方面，本发明的一实施例涉及的逆变器的制造方法如下(参照图11)。

通过上述的形成电子元件用图案的方法，在纤维丝基板上直接形成金属膜图案，从而形成下部电极。然后，通过所述电子元件用图案的形成方法，在形成有所述下部电极的纤维丝基板上形成掺杂有活性物质的p型半导体层图案。接着，通过所述电子元件用图案的形成方法，在依次形成有下部电极、p型半导体层图案的纤维丝基板上形成n型半导体层图案。接着，通过所述电子元件用图案的形成方法，在依次形成有下部电极、p型半导体层图案以及n型半导体层图案的纤维丝基板上形成绝缘层。然后，通过所述电子元件用图案的形成方法，在依次层叠有下部电极、p型半导体层图案、n型半导体层图案以及绝缘层的纤维丝基板上直接形成金属膜图案，从而形成上部电极。

通过这样的工艺，可直接在纤维丝基板上形成具有下部电极/p型半导体层图案/n型半导体层图案/绝缘层/上部电极结构的逆变器。

此外，环形振荡器的制造方法如下(参照图12)。

首先，通过在纤维丝基板上形成上述的电子元件用图案的方法，在纤维丝基板上直接形成金属膜图案，从而形成下部电极。然后，通过所述电子元件用图案的形成方法，在形成有所述下部电极的纤维丝基板上形成p型半导体层图案。接着，通过所述电子元件用图案的形成方法，在依次形成有下部电极、p型半导体层图案的纤维丝基板上形成n型半导体层图案。接着，通过所述电子元件用图案的形成方法，在依次形成有下部电极、p型半导体层图案以及n型半导体层图案的纤维丝基板上形成绝缘层。然后，通过所述电子元件用图案的形成方法，在依次层叠有下部电极、p型半导体层图案、n型半导体层图案以及绝缘层的纤维丝基板上直接形成金属膜图案，从而形成第一接触孔。然后，在依次层叠有下部电极、p型半导体层图案、n型半导体层图案、绝缘层以及第一接触孔的纤维丝基板上直接形成金属膜图案，从而形成上部栅极。然后，通过所述电子元件用图案的形成方法形成层间绝缘层，然后用相同的方法形成金属膜图案，从而形成第二接触孔。然后，通过本发明的形成电子元件用图案的方法形成上部电极。

从而，可以制造形成在纤维基板上并且包括下部电极、p型半导体层图案、n型半导体层图案、绝缘层、第一接触孔、上部栅极、层间绝缘层、第二接触孔、上部电极的环形振荡器。

如此，根据本发明的形成电子元件用图案的方法，通过无掩模曝光装置能够简单地在纤维丝基板上直接形成电子元件用图案。与此同时，所述无掩模曝光装置可由计算机程序进行调节，因此能够在纤维丝基板上形成极其细微的图案。不仅如此，应用所述电子元件用图案的形成方法时能够通过连续工艺直接在纤维丝基板上形成诸如晶体管、逆变器、环形振荡器等的电子元件。

下面。通过实施例对本发明进行更加详细的说明。这些实施例只是用于例示本发明，对本领域的普通技术人员来说，不言自明的是本发明的范围不应被解释为限定于这些实施例。

实施例

实施例1：在圆柱形纤维丝基板上形成金属电极

在具有125μm的曲率半径并且去除外部保护膜的圆柱形纤维丝基板(thorlabs公司，ccc1310-j9产品)上涂覆正性光刻胶(azelectronicmaterials公司，gxr601)，从而形成了光刻胶膜。然后，在100℃的轻便电炉(hotplate)中进行1分钟的预烘(pre-bake)处理之后，利用heidelberginstruments公司的μpguv_n无掩模曝光装置，对所述光刻胶膜进行了曝光工序。然后，在100℃的轻便电炉中进行1分钟的后烘(after-bake)处理之后，浸泡在显影液(azelectronicmaterials公司，az300mif)中进行了2分钟的显影工序，从而使所述纤维丝基板的正性光刻胶中被曝光的部分溶解，仅保留未被曝光的部分，从而形成了光刻胶图案。为洗去显影工序后的残余显影液，利用去离子水进行充分的清洗后，在100℃的轻便电炉中进行了1分钟的硬烘(hard-bake)处理。然后，在所述光刻胶图案以及未形成有所述光刻胶图案的圆柱形纤维丝基板上进行铝(al)蒸镀工序，从而形成了铝图案化层。然后，去除形成在圆柱形纤维基板上的光刻胶图案，从而在圆柱形纤维丝基板上形成多个铝图案阵列。然后，去除形成在圆柱形纤维基板上的光刻胶层，从而在圆柱形纤维丝基板上形成了多个铝图案阵列，该铝图案阵列的各图案具有5μm×5μm的面积。此时图案阵列具有30nm的厚度。

实施例2：在圆柱形纤维丝基板上形成金属电极

除了改变用于曝光工序的计算机程序上的图片，在与实施例1相同的条件下进行，从而制造了各铝图案具有10μm×10μm的大小的铝图案阵列。

实施例3：在圆柱形纤维丝基板上形成金属电极

除了改变用于曝光工序的计算机程序上的图片，在与实施例1相同的条件下进行，从而制造了各铝图案具有20μm×20μm的大小的铝图案阵列。

实施例4：在圆柱形纤维丝基板上形成金属电极

除了改变用于曝光工序的计算机程序上的图片，在与实施例1相同的条件下进行，从而制造了包括5个铝图案阵列的铝图案，但在进行无掩模曝光工序时，使用5个不同的计算机程序上的图片，从而制造了具有不同形状的铝图案阵列。

实施例5：在圆柱形纤维丝基板上形成金属电极

在具有125μm的曲率半径并且去除外部保护膜的圆柱形纤维丝基板(thorlabs公司ccc1310-j9产品)上进行铝(al)蒸镀工序，从而形成了铝图案化层。然后涂覆负性光刻胶(microchem,su8)，从而形成了光刻胶膜。然后，在100℃的轻便电炉中进行1分钟的预烘(pre-bake)处理之后，利用heidelberginstruments公司的μpguv_n，对所述光刻胶膜进行了曝光工序。然后，在100℃的轻便电炉中进行1分钟的后烘(after-bake)处理之后，浸泡在显影液(microchem公司，su8developer)中进行了2分钟的显影工序，从而仅保留所述纤维丝基板的负性光刻中被胶曝光的部分，形成了光刻胶图案。为洗去显影工序后的残余显影液，利用去离子水进行充分的清洗后，在100℃的轻便电炉中进行了1分钟的硬烘处理。然后，利用所述光刻胶图案对所述铝图案化层进行蚀刻，从而在圆柱形纤维丝基板上形成了多个铝图案阵列，该铝图案阵列的各图案具有5μm×5μm的面积。然后去除了所述光刻胶图案。此时，铝图案阵列具有30nm的厚度。

实施例6：在圆柱形纤维丝基板上形成金属电极

除了改变用于曝光工序的计算机程序上的图片，在与实施例5相同的条件下进行，从而制造了包括5个铝图案阵列的铝图案，但在进行无掩模曝光工序时，使用5个不同的计算机程序上的图片，从而制造了具有不同形状的铝图案阵列。

实施例7：在纤维丝基板上形成晶体管

根据与实施例1的铝图案阵列制造方法相同的方法，改变晶体管各层的材料并反复地进行，由此制得。首先，利用上述方法，分别以au以及cr为材料，在纤维丝电极上形成了下部电极层。所形成的cr的厚度为10nm，au的厚度为30nm。然后，以igzo为材料，利用相同的方法，在下部电极层上形成了半导体层图案，其中igzo层的厚度为15nm。然后，以al2o3为材料，在半导体层图案上形成了介电层，其中al2o3的厚度为15nm。然后，利用相同的方法，以al为材料，在介电层上形成了上部电极，其中al的厚度为30nm。如此制造了晶体管。

实验例1：确认基于图案工序的纤维基板表面(1)

图13a以及图13b是示出实施例1以及实施例5的各制造步骤中的纤维丝基板的表面的照片。观察图13a以及图13b，可确认金属图案均匀地形成在单丝纤维上。

实验例2：确认图案的表面(1)

图14a是示出显影工序后，包含电子元件用光刻胶图案的纤维丝基板的表面的显微镜图像，图14b是在光刻胶图案上部蒸镀30nm厚度的铝之后的表面的显微镜图像，图14c是示出剥离(lift-off)工序之后制得的、形成有30nm厚度的铝图案阵列(20μm×20μm)的纤维基板表面的显微镜图像。

观察这些附图即可确认，与纤维丝基板的曲率半径无关，在曝光工序和金属蒸镀工序后通过剥离工序等，铝图案隔着规定的间隔形成。同时可确认，所述铝图案阵列大约具有30nm的厚度，并且隔着规定的间隔形成。不仅如此，还可确认各铝图案隔开规定的间隔极其精确地形成。

实验例3：确认图案的表面(2)

图15是根据实施例4以及实施例6制造的铝图案阵列的显微镜图像。观察图15的上部以及下部即可确认，能够在单丝上形成各种形状的铝图案阵列。因而可确认，由此能够在单丝上形成各种图形的电极图案、配线图案等。

实验例4：确认基于图案工序的晶体管表面

图18a示出了本发明实施例7涉及的晶体管的显微镜图像，该晶体管分别为进行铝蒸镀工序之后、形成光刻胶图案之后、去除光刻胶图案之后步骤的、形成在纤维丝基板上的晶体管；图18b示出了包括源极、漏极以及栅极的、形成在纤维丝基板上的晶体管的照片。由此可确认，本发明的一实施例涉及的晶体管在单丝上形成晶体管结构。

实验例5：晶体管的电流特性分析

图19a示出了本发明实施例7涉及的晶体管的漏电流-栅电压特性，图19b示出了本发明一实施例涉及的晶体管的漏电流-漏电压特性。

此外，图20a示出了本发明的实施例7涉及的晶体管中流通于源极与漏极之间的电流量的开关比(on/offratio)特性，图20b示出了本发明的实施例7涉及的晶体管中约以0.1秒的间隔反复进行开/关转换而测定的结果，其结果可确认具有优秀的转换特性。

观察这些附图即可确认，本发明一实施例涉及的形成在纤维丝基板上的晶体管与现有的形成在半导体基板上的晶体管具有相同水平的电流-电压特性。

不应将以上说明的本发明的实施例解释为用于限定本发明的技术思想。本发明的保护范围仅通过权利要求书中所记载的内容来限制，本发明所属技术领域中的普通技术人员能够将本发明的技术思想改良变更为各种形式。因此，这些改良以及变更对普通技术人员来说是显而易见的，都属于本发明的保护范围之内。