芯片封装结构及其制造方法与流程

本发明涉及一种封装结构及其制造方法，且特别是涉及一种芯片封装结构及其制造方法。

背景技术：

因静电放电(electrostaticdischarge，esd)产生的原因及其对集成电路放电的方式不同，目前静电放电可区分为人体放电模式(human-bodymodel，hbm)、机器放电模式(machinemodel，mm)以及元件充电模式(charged-devicemodel，cdm)。为了防止集成电路因静电放电现象而损坏，目前在集成电路中会加入静电放电防护电路的设计。然而，这种作法增加了集成电路的制作工艺复杂度，同时也增加了生产成本。另一种做法是将静电放电防护电路制作于与芯片连接的中介板(interposer)上，但此作法不仅增加了中介板的制造成本，也会增加整体封装结构的厚度。

也就是说，在有限的芯片封装结构中，为了提供芯片或是系统之静电放电防护功能，若仅使用传统的静电放电防护设计方式将会面临无法降低制造成本同时缩减芯片封装结构尺寸的需求。因此，在不增加芯片封装结构尺寸的情况下，如何将静电放电防护功能整合至芯片或系统封装结构中是目前研究人员亟欲解决的问题。

技术实现要素：

本发明的目的在于提供一种芯片封装结构，其具有静电防护的功能且具有较小的封装体积及厚度。

本发明的另一目的在于提供一种芯片封装结构的制造方法，用以制作上述的芯片封装结构。

为达上述目的，本发明的一种芯片封装结构，其包括重分布线路结构层、至少一芯片以及封装胶体。重分布线路结构层包括至少一重分布线路、电连接重分布线路的至少一晶体管以及电连接重分布线路与晶体管的多个导电通孔。芯片设置于重分布线路结构层上，且与重分布线路结构层电连接。封装胶体设置于重分布线路结构层上，且至少包覆芯片。

本发明的一种芯片封装结构的制造方法，至少包括下列步骤。形成重分布线路结构层，其中重分布线路结构层具有彼此相对的第一侧与第二侧。形成重分布线路结构层包括形成至少一晶体管及多个导电通孔于第一侧；以及形成至少一重分布线路以电连接晶体管，其中导电通孔电连接重分布线路与晶体管。翻转重分布线路结构层以设置至少一芯片于重分布线路结构层的第二侧上，其中芯片与重分布线路结构层电连接。形成封装胶体于重分布线路结构层上，以至少包覆芯片。

基于上述，在本发明实施例的芯片封装结构的设计中，重分布线路结构层至少包括重分布线路、晶体管以及导电通孔，其中晶体管与芯片电连接，可以提供静电放电防护功能及/或对于芯片输入信号的调整与选择功能，进而具有简化制作工艺、较小封装体积及厚度与较少制作成本的优势。

为让本发明更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1a至图1h是本发明第一实施例的芯片封装结构的制作方法的剖面示意图；

图2是本发明第二实施例的芯片封装结构的剖面示意图；

图3是本发明第三实施例的芯片封装结构的剖面示意图；

图4是本发明第四实施例的芯片封装结构的剖面示意图；

图5是本发明第五实施例的芯片封装结构的剖面示意图；

图6是本发明第六实施例的芯片封装结构的剖面示意图；

图7是本发明第七实施例的芯片封装结构的剖面示意图；

图8是本发明第八实施例的芯片封装结构的剖面示意图；

图9是本发明第九实施例的芯片封装结构的剖面示意图；

图10是本发明第十实施例的芯片封装结构的剖面示意图；

图11是本发明第十一实施例的芯片封装结构的剖面示意图；

图12是本发明第十二实施例的芯片封装结构的剖面示意图；

图13是本发明第十三实施例的芯片封装结构的剖面示意图。

符号说明

10：第一载板

20：保护膜层

100a、100b、100c、100d、100e、100f、100g、100h、100i、100j、100k、100l、100m：芯片封装结构

110、110-b、110-c、110-d、110-e、110-f、110-g、110-h、110-i、110-j、110-k、110-l、110-m：重分布线路结构层

112：晶体管

1122：半导体材料层

1124：金属材料层

1126：导电材料层

114：导电通孔

116：重分布线路

118、118-a、118-b：阻障层

118a：开口

120、120-a、120-b、120-c、120-d、120-e：芯片

120a：主动表面(有源表面)

122：接垫

130：封装胶体

140、150：载板

142：接垫

c1：第一重分布线路

c2：第二重分布线路

c3：第三重分布线路

d1：第一介电层

d1-1：第一介电子层

d1-2：第二介电子层

d1-3：第三介电子层

d2：第二介电层

d3：第三介电层

esd：静电放电防护晶体管

e1：第一端

e2：第二端

e3：第三端

f1：电压源端

f2：接地端

f3：接脚端

pin：接脚

s1：第一侧

s2：第二侧

swt：开关控制晶体管

ta、tc、td：厚度

tb：厚度总和

v1：第一导电通孔

v2：第二导电通孔

v3：第三导电通孔

vdd：电压源线路

vss：接地线路

具体实施方式

图1a至图1h是本发明第一实施例的芯片封装结构的制作方法的剖面示意图。图1a至图1d示出将重分布线路结构层110形成于第一载板10上的流程。重分布线路结构层110可以包括至少一晶体管112、多个导电通孔114以及至少一重分布线路116。

首先，请参照图1a，提供一第一载板10，其中第一载板10例如是玻璃基板、硅基板、金属基板、塑胶基板、其组合或其他适合的载板。

紧接着，请再参考图1a，形成至少一晶体管112、第一导电通孔v1以及第一介电层d1于第一载板10上。在一些实施例中，可预先于第一载板10上形成离型层(未示出)，使重分布线路结构层110通过离型层而暂时地固定在第一载板10上，以便于后续制作工艺中将第一载板10与重分布线路结构层110分离。更进一步来说，本实施例的第一介电层d1包括依序堆叠的第一介电子层d1-1、第二介电子层d1-2以及第三介电子层d1-3。晶体管112包括半导体材料层1122、金属材料层1124及导电材料层1126。

在一些实施例中，可以利用旋转涂布(spin-oncoating)、沉积制作工艺(depositionprocess)或其他适合的制作技术在第一载板10上形成第一介电子层d1-1。在一些实施例中，第一介电子层d1-1可以视为缓冲层。接着，可以在第一介电子层d1-1上形成半导体材料。举例来说，半导体材料可以利用非晶硅(a-si)、低温多晶硅(lowtemperaturepoly-silicon，ltps)、金属氧化物制成，但并不以此为限。随后，可以在半导体材料上利用沉积或其他适合的方式形成第二介电子层d1-2，以覆盖半导体材料。然后，在第二介电子层d1-2上形成金属材料，并将金属材料图案化，以形成晶体管112的金属材料层1124。在一些实施例中，金属材料层1124可以视为晶体管112的栅极(gate)或控制端。随后，可以在金属材料层1124上形成第三介电子层d1-3，以覆盖金属材料层1124。

接着，可以形成晶体管112的导电材料层1126。举例来说，可以利用激光钻孔或其他适当的技术形成沿厚度方向贯穿所述第三介电子层d1-3与第二介电子层d1-2的多个开孔，这些开孔可以环绕金属材料层1124的图案，并暴露出部分的半导体材料。在一些实施例中，还可以在金属材料层1124上形成开孔，以暴露出部分的金属材料层1124。接着，可以通过这些开孔来对半导体材料进行掺杂制作工艺，以形成半导体材料层1122。在一些实施例中，半导体材料层1122可以视为晶体管112的通道层，其可包括未掺杂区与掺杂区。随后，可以将导电材料形成于这些开孔中以及第三介电子层d1-3上，以电性接触或直接接触半导体材料层1122，且导电材料层1126环绕于金属材料层1124。在一些实施例中，导电材料层1126还可以形成在暴露出部分的金属材料层1124的开孔中，以电连接金属材料层1124。在一些实施例中，导电材料层1126可以视为包括漏极(drain)与源极(source)，其分别连接并对应至半导体材料层1122两端的掺杂区。在形成导电材料层1126之后，可以选择性地于导电材料层1126上形成其他介电子层，以覆盖导电材料层1126。此处，本发明的实施例并不限制介电子层的数量。

在一些实施例中，可以在形成晶体管112的过程中(例如在形成第一介电子层d1-1之后、在形成晶体管112的金属材料层1124的期间或是其他适合的晶体管112制作工艺阶段中)，在晶体管112的周围形成第一重分布线路c1。在一些实施例中，可于第一重分布线路c1上形成电连接至第一重分布线路c1的第一导电通孔v1。第一重分布线路c1与第一导电通孔v1可以是由相同或相似的金属材料形成，例如铜、铝、银及其合金等，但并不限于此。举例来说，晶体管112的导电材料层1126的尺寸可以小于第一导电通孔v1的尺寸。

接着，请参考图1b，可以通过例如旋涂制作工艺、镀覆制作工艺、沉积制作工艺、光刻蚀刻制作工艺或其他适合的制作技术，在第一介电层d1上形成阻障层118。由于在随后形成于晶体管112上的线路中可能包括扩散系数高的金属离子(例如铜离子)。若这些金属原子扩散至晶体管112中，则容易造成晶体管112的特性退化，因此通过设置阻障层118，以提升晶体管112的电性可靠度及接合强度。阻障层118的材料可以包括氮化硅(sinx)、氧化硅(siox)或氮化钛(tinx)，然而本发明的实施例并不以此为限，其他适合的阻挡金属离子(例如铜离子)的阻障材料也可应用于本发明的实施例中。在一些实施例中，阻障层118可以具有多个开口118a，以暴露出部分的第一导电通孔v1与导电材料层1126，以利后续电连接。

请参考图1c，在形成阻障层118之后，可以在阻障层118上交替地形成第二重分布线路c2、第二介电层d2、第二导电通孔v2、第三重分布线路c3、第三介电层d3及第三导电通孔v3。举例来说，可以将导电材料形成于阻障层118上以及开口118a(请参考图1b)中，并图案化导电材料，以形成第二重分布线路c2。在一些实施例中，可以将介电材料形成于阻障层118上，以覆盖第二重分布线路c2，并经过激光钻孔或其他适合的制作技术以移除部分的介电材料而形成多个开口，而这些开口暴露出部分的第二重分布线路c2，而形成第二介电层d2。由此，阻障层118夹在第一介电层d1与第二介电层d2之间，并且位于重分布线路c2以及晶体管112的半导体材料层1122(请参考图1a)之间，以防止晶体管112受到重分布线路c2的离子(例如铜离子)扩散的影响。

随后，可以将导电材料形成于这些开口中，以形成第二导电通孔v2。接着，可以在第二导电通孔v2上形成第三重分布线路c3。在一些实施例中，第二导电通孔v2与形成于其上的第三重分布线路c3可以于同一制作工艺中制作。例如可以将导电材料形成于第二介电层d2的开口中以及第二介电层d2上，并图案化导电材料，以在第二介电层d2上形成第三重分布线路c3。在形成第三重分布线路c3之后，可以利用类似的方式形成第三介电层d3以及第三导电通孔v3，于此便不再赘述。应当理解的是，可以视实际设计需求，来决定重分布线路与介电层的层数或导电通孔的数量，其可以是单层或多层，图1c仅为示例，本发明的实施例并不限于此。在其他实施例中，阻障层118也可以视设计需求而形成在第二介电层d2及第三介电层d3之间，本发明的实施例并不限制阻障层118的设置数量。

更进一步来说，本实施例的重分布线路结构层110中的多个介电层中的任一层(例如第一介电层d1、第二介电层d2或第三介电层d3)具有厚度ta。晶体管112所在的第二介电子层d1-2(请参考图1a)及第三介电子层d1-3(请参考图1a)的厚度总和tb，铜阻障层118具有厚度tc。在一些实施例中，介电层中的任一层的厚度ta大于晶体管112所在的第二介电子层d1-2(请参考图1a)及第三介电子层d1-3的厚度总和tb。举例来说，介电层中的任一层的厚度ta可以大约介于0.1微米(μm)至20μm之间，厚度总和tb介于约500纳米(nm)至约1000nm之间。在一些实施例中，晶体管112所在的第二介电子层d1-2(请参考图1a)及第三介电子层d1-3的厚度总和tb大于铜阻障层118的厚度tc。举例来说，阻障层118的厚度tc可以介于约5nm至约500nm之间。重分布线路116中的任一者(例如第一重分布线路c1、第二重分布线路c2或第三重分布线路c3)的厚度td可以大约介于2μm至8μm之间。在本实施例重分布线路结构层110中的制作工艺中，先制作需要在相对较高温的制作工艺环境(例如约300度至400度之间)进行的晶体管112制作工艺，随后再于晶体管112上制作在相对较低温的制作工艺环境(例如约200度)进行的重分布线路116制作工艺，因此不会伤害到底部的晶体管112。

接着，请参照图1d及图1e，形成保护膜层20于重分布线路结构层110上。举例来说，重分布线路结构层110具有彼此相对的第一侧s1与第二侧s2。第一侧s1可以接触第一载板10，且晶体管112及第一导电通孔v1形成在且位于第一侧s1。保护膜层20可以设置第二侧s2上，以使重分布线路结构层110位于第一载板10与保护膜层20之间。举例来说，保护膜层20可以具有足够的刚性，以在随后的制作工艺中提供支撑。在一些实施例中，保护膜层20可以包括离型膜，以便之后自重分布线路结构层110的第二侧s2剥离。在形成保护膜层20之后，可以进行剥离制作工艺及转板制作工艺。在一些实施例中，可以先进行剥离制作工艺，以将第一载板10自重分布线路结构层110的第一侧s1剥离，而暴露出第一介电层d1的表面，随后，再进行转板制作工艺，将重分布线路结构层110上下翻转180度，以使重分布线路结构层110的第一侧s1朝上，便于后续于第一介电层d1上进行制作工艺。在其他实施例中，也可以先进行转板制作工艺再进行剥离制作工艺，然而本发明的实施例并不以此为限。

请参照图1f，在执行剥离制作工艺之后，可以将至少一个芯片120设置在重分布线路结构层110的第一侧s1上，以靠近晶体管112。举例来说，芯片120的主动表面120a上可以设置有多个接垫122，可以通过倒装的方式将芯片120的接垫122与位于晶体管112周围的第一导电通孔v1及/或第一重分布线路c1电连接，以缩短芯片120与晶体管112之间电性传导的距离。在一些实施例中，完成剥离制作工艺之后，此时第一介电层d1(例如图1a所示的第一介电子层d1-1)覆盖第一导电通孔v1及第一重分布线路c1，可以通过激光穿孔或其他适合的制作技术在重分布线路结构层110的第一侧s1上，即第一介电层d1上，形成多个开口，以暴露出第一导电通孔v1及/或第一重分布线路c1，随后，可以将导电性较高的金属(例如锡)填入这些开孔中，再与芯片120电连接，由此可降低芯片120与重分布线路结构层110的阻抗。在其他实施例中，芯片120也可以利用锡球或其他适合的方式电连接至重分布线路结构层110，本发明实施例的制作技术并不限于此。

在设置芯片120之后，可以形成封装胶体130于重分布线路结构层110的第一侧s1上。举例来说，封装胶体130可以通过模塑制作工艺(moldingprocess)将模塑材料(例如环氧树脂)或其他适合的介电材料形成于重分布线路结构层110的第一侧s1上，以至少包覆芯片120，使芯片120与外界环境隔绝，然而本发明实施例的封装胶体130的材料与制作技术并不以此为限。

请参照图1g及图1h，在形成封装胶体130之后，可以选择性地将保护膜层20自重分布线路结构层110的第二侧s2剥离，以暴露出第三介电层d3的表面。随后，设置载板140于重分布线路结构层110的第二侧s2，其中载板140通过重分布线路结构层110的导电通孔114电连接至芯片120。在一些实施例中，载板140可以是印刷电路板、半导体集成电路载板或是半导体制作工艺晶片的基板，然而本发明的实施例并不以此为限。举例来说，载板140上可以具有多个接垫142，可以将载板140的接垫142与重分布线路层110的第三导电通孔v3结合，以使芯片120通过重分布线路结构层110与载板140电连接。至此，已完成芯片封装结构100a的制作工艺。举例来说，芯片封装结构100a可以在面板级封装(panel-levelpackage，plp)制作工艺中进行，也就是说可以在面板阶段完成封装步骤后，再予以切割成独立的芯片封装结构100a。在其他实施例中，也可以在晶片级封装(waferlevelpackaging，wlp)制作工艺中进行，本发明并不以此为限。

图2是本发明第二实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100b类似于图1h的芯片封装结构100a，因此相同或相似的标号表示相同或相似的构件，故针对图1a至图1h中所说明过的构件于此便不再赘述。请参照图2，芯片封装结构100b包括设置于重分布线路结构层110-b上的芯片120-a及120-b，且芯片120-a及120-b可以通过重分布线路结构层110-b而彼此电连接。在一些实施例，芯片120-a及120-b可以是具有相同功能的芯片。在其他实施例中，芯片120-a及120-b也可以具有不同的功能。举例来说，芯片120-a及120-b包括逻辑芯片、存储器芯片、输入/输出芯片等，然而本发明的实施例并不以此为限。应当理解的是，虽然图2中绘示两个芯片，但在其他实施例中，芯片封装结构中的芯片数量也可以视设计需求而配置多于两个芯片，本发明的实施例并不限制芯片的数量。

在本实施例中，位于第一介电层d1中的晶体管可以是具有静电放电防护功能的薄膜晶体管(在图2中标示为esd)。举例来说，可以设置至少两个静电放电防护晶体管esd通过重分布线路结构层110-b以分别与芯片120-a及120-b电连接。在一些实施例中，设置在静电放电防护晶体管esd周围的第一导电通孔v1与设置在静电放电防护晶体管esd上的导电材料层1126(见图1a)可以通过重分布线路116及位于其他层中的导电通孔114使静电放电防护晶体管esd与芯片120-a及120-b电连接电连接。至少一部份的这些导电通孔114(包括第一导电通孔v1或静电放电防护晶体管esd的导电材料层1126以及其他层中的导电通孔)与至少一部份的重分布线路116可以构成电压源线路vdd及接地线路vss。在一些实施例中，这些彼此电连接的芯片120-a、120-b可以共用电压源线路vdd及接地线路vss。

在一些实施例中，芯片120-a、120-b的至少一端可以设置输出输入(i/o)的接脚pin。静电放电可能会通过接脚pin进入芯片中。本发明的实施例通过在形成重分布线路结构层110-b的过程中形成静电放电防护晶体管esd，可以防范静电放电对芯片120-a、120-b的功能电路造成损伤。此外，相较于传统设置静电放电防护元件的做法，本发明的实施例的设置方式可大幅减少静电放电防护晶体管于芯片封装结构中所占的面积，也无需设置包含静电放电防护元件的中介板，由此可节省制造成本。举例来说，在本实施例中，静电放电防护晶体管esd可以设置在靠近芯片120-a及120-b的一侧，以就近释放静电放电电流。在一些实施例中，静电放电防护晶体管esd包括与连接的第一端e1及第二端e2。在一些实施例中，静电放电防护晶体管esd还包括与芯片120-a及120-b的接脚pin电连接的第三端e3。应当理解的是，虽然在图2中，第一端e1、第二端e2及第三端e3是依序由左至右配置于同一侧，但在其他实施例中，也可以视设计需求而有不同的顺序配置或是配置于静电放电防护晶体管esd的不同侧上。举例来说，静电放电防护晶体管esd的第一端e1可以电连接至电压源线路vdd，静电放电防护晶体管esd的第二端e2可以电连接至接地线路vss，由此可将突波电流导入电压源线路vdd及接地线路vss，以避免损害芯片120-a及120-b。

图3是本发明第三实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100c类似于图1h的芯片封装结构100a及图2的芯片封装结构100b，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图3，在芯片封装结构100c的重分布线路结构层110-c中，静电放电防护晶体管esd例如是配置在第二介电层d2，且第二介电层d2的相对两侧上可以分别配置阻障层118-a、118-b，以阻隔静电放电防护晶体管esd与位于其他介电层(例如第一介电层d1及/或第三介电层d3)上的重分布线路116。

举例来说，可以先在第一载板上先形成阻障层118-a，接着在阻障层118-a上进行晶体管制作工艺，以形成静电放电防护晶体管esd及第二介电层d2及位于第二介电层d2中的重分布线路与导电通孔。接着，形成阻障层118-b，然后在阻障层118-b上形成第三介电层d3及位于第三介电层d3中的重分布线路与导电通孔于第二介电层d2上。随后，再进行保护膜层的贴合、取下第一载板后以及进行转板制作工艺之后，于第二介电层d2相对于第三介电层d3的另一侧形成第一介电层d1及位于第一介电层d1中的重分布线路与导电通孔。之后，再将芯片120设置在第一介电层d1上。接着，再将保护膜层移除，以将载板150接合至第三介电层d3。

在本实施例中，图3的静电放电防护晶体管esd的第三端e3、第一端e1及第二端e2绘示为依序由左至右配置，以分别电连接至芯片120的接脚pin、电压源线路vdd及接地线路vss。在其他实施例中，芯片封装结构100c也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-c将这些芯片彼此电连接。

图4是本发明第四实施例的芯片封装结构的剖面示意图。请参照图4，本实施例的芯片封装结构100d的重分布线路结构层110-d中可以配置于载板150上，且静电放电防护晶体管esd设置于第三介电层d3中。举例来说，可以在第一载板上进行晶体管制作工艺，以形成静电放电防护晶体管esd、第三介电层d3及位于第三介电层d3中的重分布线路与导电通孔。接着，在第三介电层d3上形成阻障层118。其次，在阻障层118上形成第二介电层d2及位于其中的重分布线路与导电通孔，然后在第二介电层d2上形成第一介电层d1及位于其中的重分布线路与导电通孔。随后，再取下第一载板，以分别在第一介电层d1及第三介电层d3设置芯片120与载板150。也就是说，相较于图1a至图1h所述的方法，形成本实施例的芯片封装结构100d，在形成重分布线路结构层110-d之后，无需进行转板制作工艺。因此，在本实施例中，静电放电防护晶体管esd是位于重分布线路结构层110-d连接载板150的第一侧s1，并远离芯片120所在的第二侧s2。举例来说，载板150包括玻璃基板、陶瓷基板或其他适合的载板，载板150中可以不具有线路。在一些实施例中，芯片封装结构100d也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-d将这些芯片彼此电连接。在其他实施例中，载板150也可以是类似于图1h的载板，通过载板上的接垫直接与重分布线路结构层110-d电连接，于此便不再赘述。

图5是本发明第五实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100e类似于图4的芯片封装结构100d，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图5，本实施例的芯片封装结构100e与图4的芯片封装结构100d之间的差异例如在于，本实施例的静电放电防护晶体管esd配置于第二介电层d2，故重分布线路结构层110-e包括至少两个阻障层118-a、118-b分别配置在静电放电防护晶体管esd所在的第二介电层d2的相对两侧上。本实施例的芯片封装结构100e的形成方式可以类似于图3的芯片封装结构100c的形成方式，于此便不再赘述。在其他实施例中，芯片封装结构100e也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-e将这些芯片彼此电连接。

图6是本发明第六实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100f类似于图1h的芯片封装结构100a，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图6，在芯片封装结构100f的重分布线路结构层110-f中，位于第一介电层d1中的晶体管可以是具有开关控制功能的薄膜晶体管(在图6中标示为swt)。开关控制晶体管swt可以通过重分布线路116及/或导电通孔114以与芯片120-c电连接，由此可以对芯片120-c进行输入信号的调整与选择。举例来芯片120-c可以包括连接于重分布线路结构层110-f中的电压源线路vdd的电压源端f1、连接于重分布线路结构层110-f中的接地线路vss的接地端f2以及连接于开关控制晶体管swt的第三端e3的接脚端f3。在一些实施例中，开关控制晶体管swt可以通过位于第一介电层d1中的重分布线路116与芯片120-c的接脚端f3电连接。在其他实施例中，芯片封装结构100f也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-f将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

图7是本发明第七实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100g类似于图6的芯片封装结构100f，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图7，芯片120-d可以包括多个接脚端f3，且这些接脚端f3中的任一者可以与开关控制晶体管swt电连接。在本实施例的芯片封装结构100g的重分布线路结构层110-g中，开关控制晶体管swt例如是形成在第二介电层d2中，且第二介电层d2的相对两侧上可以分别配置阻障层118-a、118-b，以阻隔开关控制晶体管swt与位于其他介电层(例如第一介电层d1及/或第三介电层d3)中的重分布线路116。在其他实施例中，芯片封装结构100g也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-g将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

图8是本发明第八实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100h类似于图7的芯片封装结构100g，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图8，本实施例的芯片封装结构100h的重分布线路结构层110-h中可以类似于图7的芯片封装结构100g，将重分布线路结构层110-h形成于载板150上。也就是说，重分布线路结构层110-h可以依照图1a至图1c所述的方法形成至载板150上，之后无须进行贴附保护膜层、转板制作工艺及剥离制作工艺，而直接将芯片120-d设置于重分布线路结构层110-h上。因此，在本实施例中，开关控制晶体管swt于第二介电层d2中的位置是靠近载板150的一侧，而在图7所示的实施例中，开关控制晶体管swt于第二介电层d2中的位置是靠近芯片120-d的一侧。在其他实施例中，芯片封装结构100h也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-h将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

图9是本发明第九实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100i类似于图8的芯片封装结构100h，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图9，芯片封装结构100i中的开关控制晶体管swt是位于重分布线路结构层110-i连接载板150的第一侧s1，并远离芯片120-d所在的第二侧s2。本实施例的芯片封装结构100i与图8的芯片封装结构100h之间的差异还包括，本实施例的芯片封装结构100i配置单一阻障层118。

图10是本发明第十实施例的芯片封装结构的剖面示意图。请参照图10，本实施例的芯片封装结构100j包括多个不同功能的晶体管，例如静电放电防护晶体管esd及开关控制晶体管swt。本实施例的芯片封装结构100j的配置方式类似图6的芯片封装结构100f结合图1h的芯片封装结构100a，静电放电防护晶体管esd及开关控制晶体管swt可以同时配置在靠近芯片120-e一侧的介电层中，细节于此便不再赘述。芯片封装结构100j可以在不增加结构尺寸与制作工艺复杂度的条件下，通过静电放电防护晶体管esd来避免瞬间大量的静电放电电流的涌入而造成损坏，同时能够运用开关控制晶体管swt对芯片120-e进行输入信号的调整与选择。在其他实施例中，芯片封装结构100j也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-j将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

图11是本发明第十一实施例的芯片封装结构的剖面示意图。本实施例的芯片封装结构100k类似于图10的芯片封装结构100j，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图11，芯片封装结构100k的配置方式类似图3的芯片封装结构100c结合图7的芯片封装结构100g，静电放电防护晶体管esd及开关控制晶体管swt可以同时配置在第二介电层d2中，且阻障层118-a、118-b可以分别配置在第二介电层d2的相对两侧上，细节于此便不再赘述。在其他实施例中，芯片封装结构100k也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-k将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

图12是本发明第十二实施例的芯片封装结构的剖面示意图。请参照图12，本实施例的芯片封装结构100l类似于图11的芯片封装结构100k，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图12，芯片封装结构100l的配置方式类似图5的芯片封装结构100e结合图8的芯片封装结构100h，静电放电防护晶体管esd及开关控制晶体管swt可以同时配置在第二介电层d2中靠近载板150的一侧，细节于此便不再赘述。在其他实施例中，芯片封装结构100l也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-l将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

图13是本发明第十三实施例的芯片封装结构的剖面示意图。请参照图13，本实施例的芯片封装结构100m类似于图12的芯片封装结构100l，因此相同或相似的标号表示相同或相似的构件，于此便不再赘述。请参照图13，芯片封装结构100m的配置方式类似图4的芯片封装结构100d结合图9的芯片封装结构100i，静电放电防护晶体管esd及开关控制晶体管swt可以同时配置在连接于载板150的第一侧s1，细节于此便不再赘述。在其他实施例中，芯片封装结构100m也可以配置成类似图2包括多个芯片的芯片封装结构，并通过重分布线路结构层110-m将这些芯片彼此电连接，这些彼此电连接的芯片例如可以共用电压源线路vdd及接地线路vss。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。