齐纳二极管的制备方法及齐纳二极管与流程

本发明涉及半导体制造领域，尤其涉及一种齐纳二极管的制备方法及齐纳二极管。

背景技术：

齐纳二极管(zenerdiode)，又可称作稳压二极管，它利用的是pn结的反向击穿状态，即pn结反向击穿时，电流变化范围很大，而电压却基本不变，此时维持的电压称为击穿电压(breakdownvoltage,也称为稳定电压)，从而可以起到稳压的作用。齐纳二极管已在集成电路领域获得广泛的应用，主要作为稳压器及电压基准元件等。

现有技术中，齐纳二极管的反向击穿电压通常是由纵向pn结决定的。即，需要形成纵向叠层的p区及n区以形成pn结，因此，p区和n区中必有一个区域的掺杂深度较大，即掺杂深度大于其它掺杂区域的掺杂深度，故为了将该掺杂深度大的区域与其它掺杂区域区别开，必须要采用额外的掩膜板(mask)及相应的掩膜步骤，这就导致了工艺成本的增加。故目前急需提出新的方法以降低现有齐纳二极管过高的掩膜工艺成本。

技术实现要素：

本发明的目的在于提供一种齐纳二极管的制备方法及齐纳二极管，以解决现有技术中的具有纵向pn结的齐纳二极管掩膜工艺成本过高的问题。

为此，本发明提出了一种齐纳二极管的制备方法，包括：

提供一基底，在所述基底中形成一阱区；

在所述阱区中形成掺杂类型不同的第一掺杂区和第二掺杂区，所述阱区、所述第一掺杂区和所述第二掺杂区暴露于所述基底的表面，所述第一掺杂区和所述第二掺杂区横向排列并且所述第一掺杂区和所述第二掺杂区相接，以使所述第一掺杂区和所述第二掺杂区的相接区域组成所述齐纳二极管的pn结。

优选的，所述第一掺杂区和所述第二掺杂区的形成方法包括：

以在所述基底中形成相互间隔的第一掺杂本体区和第二掺杂本体区，并对所述第一掺杂本体区和所述第二掺杂本体区执行热扩散工艺，使第一掺杂本体区中的掺杂离子扩散形成与所述第一掺杂本体区横向相接的第一掺杂扩散区，使所述第二掺杂本体区中的掺杂离子扩散形成与所述第二掺杂本体区横向相接的第二掺杂扩散区；

其中，所述第一掺杂扩散区和所述第二掺杂扩散区横向相接；所述第一掺杂本体区和所述第一掺杂扩散区组成所述第一掺杂区，所述第二掺杂本体区和所述第二掺杂扩散区组成所述第二掺杂区。

优选的，所述第一掺杂本体区和所述第二掺杂本体区的形成方法包括：

在所述基底上形成一本体区硬掩膜层，所述本体区硬掩膜层覆盖部分所述阱区；

在所述基底上形成一本体区第一掩膜层，所述本体区第一掩膜层覆盖部分所述阱区和所述本体区硬掩膜层的部分，以利用所述本体区第一掩膜层和本体区硬掩膜层中暴露出所述阱区的开口作为第一掺杂开口，形成所述第一掺杂本体区；

在所述基底上形成一本体区第二掩膜层，所述本体区第二掩膜层覆盖部分所述阱区和所述本体区硬掩膜层的部分，以利用所述本体区第二掩膜层和本体区硬掩膜层中暴露出所述阱区的开口作为第二掺杂开口，形成所述第二掺杂本体区；其中，

所述本体区硬掩膜层位于所述第一掺杂本体区和所述第二掺杂本体区之间的所述阱区上方。

优选的，所述本体区硬掩膜层同时还用于界定出后续形成的所述第一掺杂扩散区和第二掺杂扩散区的横向长度之和，通过控制所述本体区硬掩膜层的尺寸以控制所述横向长度之和，实现对所述齐纳二极管的反向击穿电压的调整；

其中，所述横向长度之和为所述第一掺杂扩散区和所述第二掺杂扩散区沿横向扩散方向上的长度之和。

优选的，所述本体区硬掩膜层的形成方法包括：

形成一多晶硅栅；

在所述多晶硅栅两侧形成侧墙，所述多晶硅栅和所述侧墙共同构成所述本体区硬掩膜层。

优选的，在形成所述多晶硅栅之后，以及在形成所述侧墙之前，还包括：

以所述多晶硅栅作为轻掺杂区硬掩膜层，所述轻掺杂区硬掩膜层覆盖部分所述阱区；

在所述基底上形成一轻掺杂区第一掩膜层，所述轻掺杂区第一掩膜层覆盖部分所述阱区和所述轻掺杂区硬掩膜层的部分，以利用所述轻掺杂区第一掩膜层和轻掺杂区硬掩膜层中暴露出所述阱区的开口作为第一轻掺杂开口，形成一第一轻掺杂区；

在所述基底上形成一轻掺杂区第二掩膜层，所述轻掺杂区第二掩膜层覆盖部分所述阱区和所述轻掺杂区硬掩膜层的部分，以利用所述轻掺杂区第二掩膜层和轻掺杂区硬掩膜层中暴露出所述阱区的开口作为第二轻掺杂开口，形成一第二轻掺杂区。

优选的，在形成所述第一掺杂本体区和所述第二掺杂本体区之后，所述第一轻掺杂区被所述第一掺杂本体区部分覆盖，所述第二轻掺杂区被所述第二掺杂本体区部分覆盖；所述第一轻掺杂区和所述第二轻掺杂区中未被覆盖的部分位于所述第一掺杂本体区和所述第二掺杂本体区之间。

以及，本发明还相应地提出了一种齐纳二极管，包括一基底，在所述基底中形成有一阱区，在所述阱区中形成有掺杂类型不同的第一掺杂区和第二掺杂区，所述阱区、所述第一掺杂区和所述第二掺杂区暴露于所述基底的表面，所述第一掺杂区和所述第二掺杂区横向排列并且所述第一掺杂区和所述第二掺杂区相接，所述第一掺杂区和所述第二掺杂区的相接区域组成所述齐纳二极管的pn结。

优选的，所述第一掺杂区包括第一掺杂本体区和与所述第一掺杂本体区横向相接的第一掺杂扩散区，所述第二掺杂区包括第二掺杂本体区和与所述第二掺杂本体区横向相接的第二掺杂扩散区；

其中，所述第一掺杂扩散区和所述第二掺杂扩散区横向相接，并且所述第一掺杂扩散区和所述第二掺杂扩散区的相接区域组成所述齐纳二极管的pn结。

优选的，所述第一掺杂扩散区由所述第一掺杂本体区中的掺杂离子扩散形成，所述第二掺杂扩散区由所述第二掺杂本体区中的掺杂离子扩散形成。

优选的，所述齐纳二极管的反向击穿电压随着所述第一掺杂扩散区和所述第二掺杂扩散区的横向长度之和的增大而增大；其中，所述横向长度之和为所述第一掺杂扩散区和所述第二掺杂扩散区沿横向扩散方向上的长度之和。

优选的，所述第一掺杂扩散区和所述第二掺杂扩散区的横向长度之和小于等于0.4μm。

优选的，所述第二掺杂区为环形区域，并横向包围所述第一掺杂区。

本发明提供的一种齐纳二极管的制备方法及齐纳二极管，通过形成横向相接的不同掺杂类型的第一掺杂区和第二掺杂区，制成了具有横向pn结的齐纳二极管，由于本发明中制成的是横向的pn结，故p区和n区可形成在相同的掺杂深度，从而避免了形成纵向pn结时，为了将掺杂深度较大的区域与其他区域区分开而需要采用额外的掩膜及掺杂步骤，进而，本发明大大降低了齐纳二极管的掩膜成本。进一步的，本发明中的第一掺杂区和第二掺杂区还包括通过热扩散工艺形成的第一掺杂扩散区和第二掺杂扩散区，同时，利用一本体区硬掩膜层控制所述第一掺杂扩散区和第二掺杂扩散区的横向长度之和，从而实现了对齐纳二极管的击穿电压大小的控制。

附图说明

图1是现有技术中一种齐纳二极管的结构示意图；

图2是本发明实施例一中齐纳二极管的结构示意图；

图3是本发明实施例一中齐纳二极管结构的俯视示意图；

图4是本发明实施例二中齐纳二极管的制备方法的流程示意图；

图5～图9是本发明实施例二中齐纳二极管在其制备过程中的结构示意图；

图10～图14是本发明实施例三中齐纳二极管在其制备过程中的结构示意图。

具体实施方式

承如背景技术所述，现有技术中采用的齐纳二极管的击穿电压主要由纵向pn结决定，图1是现有技术中一种齐纳二极管的结构示意图，参考图1所示的齐纳二极管，所述齐纳二极管包括在基底1中形成有一阱区2，所述阱区2中形成有两个纵向叠层的掺杂区，例如p+区3(p型重掺杂区)和n-区4(n型轻掺杂区)，且所述p+区3位于所述n-区4上方，通过p+区和n-区的接触形成纵向的pn结结构。与所述n-区4相对应的，所述阱区2也为n型阱区。

应当说明的是，上述的重掺杂表示掺杂区的掺杂浓度相对较大，轻掺杂表示掺杂区的掺杂浓度相对较小，即，所述p+区的掺杂浓度大于所述n-区的掺杂浓度。

此外，由于阱区2的掺杂浓度很低，如果采用金属电极直接从阱区2表面引出电极，则会产生很大的接触电阻，故为了减小阱区2表面与金属电极的接触电阻，会选择在所述阱区2中预定形成引出电极的位置上形成n+区5(n型重掺杂区)，进而通过掺杂浓度较大的n+区5以减小与所述金属电极的接触电阻，所述基底表面暴露出所述p+区3和所述n+区5。以及，为了避免所述p+区3与所述n+区5之间形成连接，而影响p+区3与n-区4的pn结的电流通路，所述p+区3和所述n+区5之间还具有隔离结构6，所述隔离结构6例如可以为浅沟槽隔离结构(sti)或者局部氧化隔离结构(locos)。从而，通过p+区外接正极，n+区外接负极，导通时电流依次通过(或反向通过)p+区3、n-区4、阱区2和n+5区形成导电通路，实现所述齐纳二极管的电极引出。

因此，参考图1所示的具有纵向pn结的齐纳二极管，在形成n-区4的过程中，由于n-区4的掺杂深度以及掺杂浓度与其它n区不同(例如n+区5以及同一芯片上的其他n型掺杂区)，故需要采用一额外的掩膜版及相应的掩膜及掺杂工艺以形成所述n-区4，导致了制备成本的增加。故针对这一问题，本发明提出了一种新的齐纳二极管及其制备工艺，以节省掩膜及制备成本。

以下结合附图和具体实施例对本发明提出的一种齐纳二极管及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

图2是本发明实施例一中齐纳二极管的结构示意图，以下参考图2所示，本实施例中提供的一种齐纳二极管包括一基底201，在所述基底201中形成有一阱区202，在所述阱区202中形成有掺杂类型不同的第一掺杂区21和第二掺杂区22，所述阱区202、所述第一掺杂区21和所述第二掺杂区22暴露于所述基底201的表面，所述第一掺杂区21和所述第二掺杂区22横向排列并且所述第一掺杂区21和所述第二掺杂区22相接，所述第一掺杂区21和所述第二掺杂区22的相接区域组成所述齐纳二极管的pn结。

具体的，本实施例中所述第一掺杂区21和所述第二掺杂区22的掺杂类型不同，故在第一掺杂区21和第二掺杂区22的交界处，由于两种掺杂类型的接触，从而形成有横向的pn结。本实施例中采用的第一掺杂区21的掺杂类型例如为p型，第二掺杂区22的掺杂类型例如为n型。则与此相对应的，所述p型的第一掺杂区21上可接入正电极，所述n型的第二掺杂区22上可接入负电极。应当说明的是，所述第一掺杂区21和所述第二掺杂区22的掺杂类型也可以分别为n型和p型，则相应的n型的第一掺杂区21接入的电极为负极，p型的第二掺杂区22为正极。

此外，由于本实施例中的齐纳二极管的击穿电压取决于所述第一掺杂区21和所述第二掺杂区22的相接区域的横向pn结，而横向pn结的导电通路不需要经过所述阱区202，故对阱区202的掺杂类型并没有特殊的要求，进而，所述阱区202也可以任意选取n型或p型。

值得说明的是，本实施例中的齐纳二极管由于形成的是横向pn结，故不存在纵向pn结中的p区和n区纵向叠层的结构，进而，在制备过程中，并不需要采用一额外掩膜版以形成纵向叠层的pn结，具体原因将在制备方法中作详细解释，此处不作赘述。因此，本发明具有横向pn结的齐纳二极管能够节省了掩膜成本及制备成本。

作为优选的方案，所述第一掺杂区21包括第一掺杂本体区210和与所述第一掺杂本体区210横向相接的第一掺杂扩散区211，所述第二掺杂区22包括第二掺杂本体区220和与所述第二掺杂本体区220横向相接的第二掺杂扩散区221；

其中，所述第一掺杂扩散区211和所述第二掺杂扩散区221横向相接，并且所述第一掺杂扩散区211和所述第二掺杂扩散区221的相接区域组成所述齐纳二极管的pn结。

以及，所述第一掺杂扩散区211由所述第一掺杂本体区210中的掺杂离子扩散形成，所述第二掺杂扩散区221由所述第二掺杂本体区220中的掺杂离子扩散形成。

具体的，本实施例中所述第一掺杂区21和所述第二掺杂区22并非在一个工艺步骤中直接形成的，而是先在基底201中形成有第一掺杂本体区210和第二掺杂本体区220，然后再利用扩散工艺，由第一掺杂本体区210扩散形成第一掺杂扩散区211，由第二掺杂本体区220扩散形成第二掺杂扩散区221。故，可以将所述第一掺杂扩散区211和第二掺杂扩散区221分别看作是第一掺杂本体区210和第二掺杂本体区220的延伸，从而通过控制形成第一掺杂扩散区211和第二掺杂扩散区221的工艺条件，可以控制pn结的耗尽区及浓度分布状况，从而调整所述齐纳二极管的击穿电压。

进一步来讲，所述齐纳二极管的反向击穿电压随着所述第一掺杂扩散区211和所述第二掺杂扩散区221的横向长度之和的增大而增大；其中，所述横向长度之和为所述第一掺杂扩散区211和所述第二掺杂扩散区221沿横向扩散方向上的长度之和。

首先应说明的是，稳压二极管中有两种可能的击穿情况，第一种为齐纳击穿，当pn结的掺杂浓度较高时，其耗尽区的宽度相应较小，内建电场强度较大，故仅施加较小的反向电压，就能够获得较大的电场，使得耗尽区内中性原子的共价键被破坏，从而将价电子转变为自由电子，激发出大量的载流子，形成齐纳击穿；第二种为雪崩击穿，当pn结的掺杂浓度较低时，外加较大的反向电压，使得载流子获得较大的动能，通过高能载流子碰撞中性原子，从而破坏共价键并释放载流子，新产生的载流子也会重复以上情况，进而形成了载流子雪崩式的增长，反向电流急剧增大，从而导致了雪崩击穿。由此可见，形成的pn结耗尽区的宽度不同，会导致不同情况的击穿发生。齐纳二极管，是稳压二极管的别称，并非仅指以齐纳击穿为工作原理的稳压二极管，然而，通常而言，集成电路中所采用的稳压二极管采用较多的是齐纳击穿的原理，以获得相对较小的击穿电压。

本实施例中，所述齐纳二极管的击穿方式例如为齐纳击穿。采用扩散工艺使得所述第一掺杂本体区210和所述第二掺杂本体区220中的掺杂离子扩散形成第一掺杂扩散区211和第二掺杂扩散区221，所述第一掺杂扩散区211和第二掺杂扩散区221的掺杂离子浓度分布会受到其横向扩散长度的限制，即，所述第一掺杂扩散区211和所述第二掺杂扩散区221沿横向扩散方向上的长度之和。本实施例中，所述第一掺杂扩散区211和所述第二掺杂扩散区221沿横向扩散方向上的长度之和，实际上也就是指第一掺杂本体区210和第二掺杂本体区220之间横向间隔的距离。其原因在于，在掺杂离子的总浓度不变的条件下，掺杂离子的扩散距离越长，扩散得到的离子浓度则越低，进而过长的扩散区使得扩散后形成的pn结两侧的掺杂离子浓度均偏低，同时也会导致pn结的耗尽区宽度增加。显然，当所述耗尽区增加时，耗尽区内的内建电场强度就相应减小了，从而导致实现齐纳击穿时所需要的外加电压相应地增大。由此可见，本实施例中所述齐纳二极管的反向击穿电压会随着所述第一掺杂扩散区211和所述第二掺杂扩散区221的横向长度之和的增大而增大。以及，为防止出现所述横向长度之和过大，而导致所述齐纳二极管无法发生齐纳击穿的情况，本实施例中所述第一掺杂扩散区211和所述第二掺杂扩散区221的横向长度之和小于等于0.4μm，以保证本实施例中齐纳二极管能够正常工作。

作为优选的方案，所述第二掺杂区为环形区域，并横向包围所述第一掺杂区。

具体而言，图2中仅示意性地示出了本实施例中齐纳二极管的横截面结构，为了更清楚全面地进行说明本实施例中的齐纳二极管结构，本实施例中还提供了图3，图3是本发明实施例一中齐纳二极管结构的俯视示意图，图3示意性的示出了所述第二掺杂区22为环形区域，并且包围了所述第一掺杂区21。此时，由于所述第一掺杂区21和所述第二掺杂区22的相接区域也是一环形区域，故所述第一掺杂扩散区211和所述第二掺杂扩散区221也为环形区域，进而所述第二掺杂区22包围了所述第二掺杂扩散区221，所述第二掺杂扩散区221包围了所述第一掺杂扩散区211，所述第一掺杂扩散区211包围了所述第一掺杂区21。由于所述第一掺杂区21和所述第二掺杂区22之间的相接面积增大，进而有效增加了所述齐纳二极管的pn结横截面积。

实施例二

基于上述齐纳二极管，本发明还提供了一种齐纳二极管的制备方法，图4是本发明实施例二中齐纳二极管的制备方法的流程示意图；图5～图9是本发明实施例二中齐纳二极管在其制备过程中的结构示意图，以下参考图4所示，本实施例中提供了一种齐纳二极管的制备方法。

执行步骤s1，参考图5所示，提供一基底201，在所述基底中形成一阱区202；

具体的，所述基底201例如为硅基底，在所述基底201中形成阱区202的方法例如为热扩散或离子注入的方法。本实施例中，由于后续形成的横向pn结的导电通路不需要经过所述阱区202，故对所述阱区202的掺杂类型并没有要求。本实施例中的所述阱区202例如为n阱。

作为优选的方案，参考图5和图6所示，在形成所述阱区202之后，还包括在所述基底201上形成一基底保护层204。

具体的，由于后续形成的本体区硬掩膜层203例如可以为多晶硅层，进而，为了实现图形转移，在所述本体区硬掩膜层203的形成过程中，需要对多晶硅层执行光刻及刻蚀工艺，故极有可能会对基底201造成损伤。因此，本实施例中，在形成所述本体区硬掩膜层203之前，还在所述基底201上形成有一基底保护层204以防止刻蚀过程对基底201造成的损伤，所述基底保护层204例如可以为氧化硅层等；此外，在进行离子注入工艺时，也能够以所述基底保护层204抑制离子注入时的通道效应，以有效控制注入结深。

执行步骤s2，参考图6～图9所示，在所述阱区202中形成掺杂类型不同的第一掺杂区21和第二掺杂区22，所述阱区202、所述第一掺杂区21和所述第二掺杂区22暴露于所述基底201的表面，所述第一掺杂区21和所述第二掺杂区22横向排列并且所述第一掺杂区21和所述第二掺杂区22相接，以使所述第一掺杂区21和所述第二掺杂区22的相接区域组成所述齐纳二极管的pn结。

作为优选的方案，参考图6至图9所示，所述第一掺杂区21和所述第二掺杂区22的形成方法包括：

在所述基底201中形成相互间隔的第一掺杂本体区210和第二掺杂本体区220，并对所述第一掺杂本体区210和所述第二掺杂本体区220执行热扩散工艺，使第一掺杂本体区210中的掺杂离子扩散形成与所述第一掺杂本体区210横向相接的第一掺杂扩散区211，使所述第二掺杂本体区220中的掺杂离子扩散形成与所述第二掺杂本体区220横向相接的第二掺杂扩散区221；

其中，所述第一掺杂扩散区211和所述第二掺杂扩散区221横向相接；所述第一掺杂本体区210和所述第一掺杂扩散区211组成所述第一掺杂区21，所述第二掺杂本体区220和所述第二掺杂扩散区221组成所述第二掺杂区22。

具体的，本实施例中通过扩散工艺，使得第一掺杂本体区210和第二掺杂本体区220中的掺杂离子扩散至两者相互间隔的区域内，进而形成了所述第一掺杂扩散区211和第二掺杂扩散区221。通过控制热扩散工艺中的掺杂浓度、扩散温度以及扩散时间，可以实现对第一掺杂扩散区211和第二掺杂扩散区221的相接，进而使得第一掺杂区21和第二掺杂区22之间形成横向pn结。

应当说明的是，采用扩散工艺进行杂质扩散，既有纵向的扩散，也有横向的扩散，即，朝着各个方向均存在扩散。而在本实施例中，由于所述齐纳二极管的击穿电压由横向pn结决定，故纵向扩散部分并不影响本实施例中的齐纳二极管，故在本实施例的附图中均未示出纵向扩散的区域。并且，横向扩散的部分也并非完全如附图所示，而是存在一定的梯度的，即，掺杂扩散区的纵向深度并非是完全相同。通常而言，随着扩散距离越长，扩散区的结深则越浅的，而这与扩散工艺条件相关。由于本实施例中并未涉及扩散工艺的具体条件，故在此不对扩散工艺条件做赘述，仅以附图示意性的进行简要说明。

作为优选的方案，参考图6至图9所示，所述第一掺杂本体区210和所述第二掺杂本体区220的形成方法包括：

在所述基底201上形成一本体区硬掩膜层203，所述本体区硬掩膜层203覆盖部分部分所述阱区202；

在所述基底201上形成一本体区第一掩膜层207，所述本体区第一掩膜层207覆盖部分所述阱区202和所述本体区硬掩膜层203的部分，以利用所述本体区第一掩膜层207和本体区硬掩膜层203中暴露出所述阱区202的开口作为第一掺杂开口，形成所述第一掺杂本体区210；

在所述基底201上形成一本体区第二掩膜层208，所述本体区第二掩膜层208覆盖部分所述阱区202和所述本体区硬掩膜层203的部分，以利用所述本体区第二掩膜层208和本体区硬掩膜层203中暴露出所述阱区202的开口作为第二掺杂开口，形成所述第二掺杂本体区220；其中，

所述本体区硬掩膜层203位于所述第一掺杂本体区210和所述第二掺杂本体区220之间的所述阱区202上方。

具体的，为了形成所述第一掺杂区21和所述第二掺杂区22，例如可以对所述基底201中的阱区202执行离子注入工艺。为此，本实施例中，参考图6所示，在所述基底201上形成了本体区硬掩膜层203，所述本体区硬掩膜层203例如可以为多晶硅层；接着，在所述基底201上形成一本体区第一掩膜层207，所述本体区第一掩膜层207覆盖部分所述阱区202和所述本体区硬掩膜层203的部分，而暴露出部分所述阱区202，从而以该暴露部分的开口作为第一掺杂开口，例如采用离子注入工艺形成所述第一掺杂本体区210；然后，去除所述本体区第一掩膜层207，并再形成一本体区第二掩膜层208，所述本体区第二掩膜层208覆盖部分所述阱区202和所述本体区硬掩膜层203的部分，而暴露出部分所述阱区202，从而以该暴露部分的开口作为第二掺杂开口，例如采用离子注入工艺形成所述第二掺杂本体区220。

值得说明的是，在所述第一掺杂本体区210和所述第二掺杂本体区220的形成过程中，所述本体区硬掩膜层203能够更为精确的界定所述第一掺杂本体区210的边界，以及定义第二掺杂本体区220中靠近所述第一掺杂本体区210一侧的边界，从而能够避免了直接进行离子注入对光刻套刻精度要求过高的问题，能够实现减小尺寸误差的效果。此外，在后续的工艺步骤中，根据具体的需要，可以选择将所述本体区硬掩膜层203去除或保留。

以及，虽然仅从本实施例中的步骤来看，制备所述本体区硬掩膜层203也会相应地需要一掩膜版。然而，在实际制备过程中，例如采用多晶硅作为本体区硬掩膜层203时，同一晶圆上不可或缺的还存在其它多晶硅结构(例如多晶硅栅极结构)，故本实施例中的本体区硬掩膜层203可以与其它的多晶硅结构在同一步骤中形成，从而，在实际上并不会增加额外的掩膜版和工艺步骤。

作为优选的方案，所述本体区硬掩膜层203同时还用于界定出后续形成的所述第一掺杂扩散区211和第二掺杂扩散区221的横向长度之和，通过控制所述本体区硬掩膜层203的尺寸以控制所述横向长度之和，实现对所述齐纳二极管的反向击穿电压的调整；

其中，所述横向长度之和为所述第一掺杂扩散区211和所述第二掺杂扩散区221沿横向扩散方向上的长度之和。

应当解释的是，本实施例中的所述本体区硬掩膜层203不仅能够界定出所述第一掺杂本体区210和第二掺杂本体区220，还可以通过控制本体区硬掩膜层203的尺寸，实现控制所述第一掺杂本体区210和第二掺杂本体区220之间的间距。实际上，这同时也就可以界定出后续形成的第一掺杂扩散区211和第二掺杂扩散区221的横向长度之和，具体而言，第一掺杂扩散区211和第二掺杂扩散区221的横向长度之和与形成在上方的所述本体区硬掩膜层203的横向长度(或称为横向尺寸、关键尺寸)是相一致的。又如实施例一中所提到的，齐纳二极管的反向击穿电压会随着所述第一掺杂扩散区211和第二掺杂扩散区221的横向长度之和的增大而增大。因此，在其他工艺条件不变的前提下，可以通过改变所述本体区硬掩膜层203的横向长度，以控制所述第一掺杂扩散区211和第二掺杂扩散区221的横向长度之和，从而实现对所述齐纳二极管的反向击穿电压的控制。具体而言，所述齐纳二极管的反向击穿电压会随着所述本体区硬掩膜层203横向长度的增大而增大。进而，区别于现有的纵向齐纳二极管，本实施例中提供的齐纳二极管的制备方法，提出了一种更为直接、简便地调控所述齐纳二极管的反向击穿电压的方法。

实施例三

本实施例中提供了所述齐纳二极管的另一种制备方法，图10～图14是本发明实施例三中齐纳二极管在其制备过程中的结构示意图，以下参考图10～图14所示。与实施例二中所给出的一种齐纳二极管的制备方法相比，本实施例中齐纳二极管的制备方法的区别在于：

所述本体区硬掩膜层的形成方法包括：

形成一多晶硅栅303；

在所述多晶硅栅303两侧形成侧墙309，所述多晶硅栅303和所述侧墙309共同构成所述本体区硬掩膜层。

具体而言，本实施例中的本体区硬掩膜层由多晶硅栅303和形成在多晶硅栅303两侧的侧墙309共同构成，从而能够与现有的mos工艺中栅极结构的制备方法及制备步骤相统一，因此，实现了与mos工艺的相互兼容。

应当说明的是，所述侧墙309的材料例如可以为氮化硅，可以采用例如回刻工艺形成。目前侧墙309的回刻工艺较为成熟，能够较为精确地控制侧墙309的厚度，因此，对于多晶硅栅303和侧墙309组成的本体区硬掩膜层而言，依旧可以实现其横向长度的精确控制。故在本实施例中，同样可以通过控制本体区硬掩膜层的横向长度，以控制所述第一掺杂扩散区311和第二掺杂扩散区321的横向长度，进而到达调控所述齐纳二极管的反向击穿电压的效果。

作为优选的方案，在形成所述多晶硅栅303之后，以及在形成所述侧墙309之前，还包括：

以所述多晶硅栅303作为轻掺杂区硬掩膜层，所述轻掺杂区硬掩膜层303覆盖所述阱区302的部分；

在所述基底301上形成一轻掺杂区第一掩膜层307，所述轻掺杂区第一掩膜层307覆盖所述阱区302的部分和所述轻掺杂区硬掩膜层303的部分，以利用所述轻掺杂区第一掩膜层307和轻掺杂区硬掩膜层303中暴露出所述阱区302的开口作为第一轻掺杂开口，形成一第一轻掺杂区310；

在所述基底301上形成一轻掺杂区第二掩膜层308，所述轻掺杂区第二掩膜层308覆盖所述阱区302的部分和所述轻掺杂区硬掩膜层303的部分，以利用所述轻掺杂区第二掩膜层308和轻掺杂区硬掩膜层303中暴露出所述阱区302的开口作为第二轻掺杂开口，形成一第二轻掺杂区320。

具体的，参考图10至图12所示，本实施例中所提供的齐纳二极管的制备方法是针对所述第一掺杂本体区310和所述第二掺杂本体区320之间间隔距离较大的情况。本实施例中，将本体区硬掩膜层中的多晶硅栅作为轻掺杂区硬掩膜层303，并利用所述轻掺杂区硬掩膜层303对所述基底301执行例如离子注入工艺，以形成相互间隔的第一轻掺杂区305和第二轻掺杂区306。

以及，由于本实施例中所述第一轻掺杂区305和第二轻掺杂区306的形成方法，与实施例二中所述第一掺杂本体区和第二掺杂本体区的形成方法相类似，故在此不做赘述。可以确定的是，所述轻掺杂区硬掩膜层303也能够避免直接进行离子注入对光刻套刻精度要求过高的问题，能够实现减小尺寸误差的效果。

进一步的，在形成所述第一掺杂本体区310和所述第二掺杂本体区320之后，所述第一轻掺杂区305被所述第一掺杂本体区310部分覆盖，所述第二轻掺杂区306被所述第二掺杂本体区320部分覆盖；以及，所述第一轻掺杂区305和所述第二轻掺杂区306中未被覆盖的部分位于所述第一掺杂本体区310和所述第二掺杂本体区320之间。也可以认为是将所述第一轻掺杂区305和第二轻掺杂区306未被覆盖的部分作为掺杂本体区向掺杂扩散区内的延伸。

最后，对所述基底301执行热扩散工艺，形成第一掺杂扩散区311和第二掺杂扩散区321，所述第一掺杂本体区310和所述第一掺杂扩散区311组成所述第一掺杂区31，所述第二掺杂本体区320和所述第二掺杂扩散区321组成所述第二掺杂区32。由于，在扩散工艺开始前，所述第一轻掺杂区305和第二轻掺杂区306就已延伸形成至所述第一掺杂本体区310和所述第二掺杂本体区320之间的间隔区域内，故在热扩散过程中，所述第一轻掺杂区305和第二轻掺杂区306相当于延伸了所述第一掺杂本体区310和所述第二掺杂本体区320的扩散长度，使得第一掺杂扩散区311和第二掺杂扩散区321的横向长度之和进一步增加，但保证所述齐纳二极管依旧能够正常工作，并且，还能够加速第一掺杂本体区310和所述第二掺杂本体区320的扩散效率，提高生产效率。

此外，不难看出，本实施例中所采用的工艺步骤顺序，与mos工艺中执行轻掺杂漏注入工艺(ldd)以及源漏注入工艺中所采用的工艺步骤是一致的。由此可见，本实施例中齐纳二极管的制备方法与现有的mos工艺具有很高的兼容性。

综上所述，本发明提供了一种齐纳二极管的制备方法及齐纳二极管，通过形成横向相接的不同掺杂类型的第一掺杂区和第二掺杂区，制成了具有横向pn结的齐纳二极管，避免了需要将掺杂深度较大的区域与其他区域区分开的掺杂步骤，从而避免了制备具有纵向pn结的齐纳二极管时所需要的额外的掩膜版和掩膜步骤，大大降低了齐纳二极管的掩膜成本。进一步的，本发明中的第一掺杂区和第二掺杂区还包括通过热扩散工艺形成的第一掺杂扩散区和第二掺杂扩散区，进而通过一本体区硬掩膜层控制所述第一掺杂扩散区和第二掺杂扩散区的横向长度之和，以实现对齐纳二极管的击穿电压大小的控制。此外，本发明所提供的齐纳二极管的制备方法与目前的mos工艺具有良好的兼容性。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些改动和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变动在内。