集成齐纳二极管的场效应晶体管的制作方法
【专利摘要】本发明涉及一种集成齐纳二极管的场效应晶体管。在相同的P-型半导体衬底中通过多个掺杂区整体制成一个或多个齐纳二极管和一个场效应晶体管，被穿通阻挡区隔开，具有与一个或多个齐纳二极管串联的漏极。N-型区形成在一个或多个齐纳二极管下方。
【专利说明】
集成齐纳二极管的场效应晶体管
技术领域
[0001]本发明主要涉及半导体器件，更确切地说，是关于集成齐纳二极管的半导体功率器件及其制备方法。
【背景技术】
[0002]图4表示启动电路，用于在整流交流信号中检测上电和掉电。该电路包括一个常开型晶体管(例如JFET)，串联到齐纳二极管ZDl上。齐纳二极管允许电流正向流动，与传统二极管的方式相同，但是当电压高于特定值(即所谓的齐纳电压时)也允许电流反向流动。
[0003]图4所示的启动电路用于检测漏极处的输入电压，从而产生检测信号。在该电压探测器中，齐纳二极管ZDl具有一个阴极，其连接到接收输入电压的端，结型场效应晶体管(JFET)的漏极作为输入端连接到齐纳二极管ZDl的阳极，源极作为输出端，栅极作为控制端，电阻器Rgs连接在JFET的源极和栅极之间，开关M2连接在JFET的栅极和接地端之间，并且由来自JFET控制块的控制信号控制。当开关M2断开时，电压探测器不会探测输入端的输入电压。当开关M2接通时，如果探测端的输入电压高于齐纳二极管ZDl的击穿电压的话，JFET工作，产生电流Id，穿过JFET，从漏极流向源极。由于开关接通，JFET的栅极接地，因此电流Id将流经电阻器Rgs，以增大JFET的源栅电压，即JFET的栅源电压降低。JFET的栅源电压VGS将等于JFET的夹断电压，因此电阻器Rgs上的电压降将等于夹断电压。
[0004]当开关M2接通时，如果输入电压低于齐纳二极管的击穿电压，那么将没有电流Id流经JFET，并且由于JFET的栅极接地，因此JFET的源极和栅极处于相同的电势，也就是说电阻器Rgs上的电压降为零。由于JFET的漏电流几乎为零，因此当探测输入电压Vin时，电压探测器几乎没有功率损耗。
[0005]如上所述，依据电阻器Rgs上的电压降，电压探测器可以决定输入电压Vin高于或低于齐纳二极管ZDl的击穿电压，以致于探测信号可以来自电阻器Rgs上的电压降。如果JFET通过开关M2接地，那么JFET的源极电压可以直接用作探测信号。在该电压探测器中，齐纳二极管ZDl的击穿电压用作探测的参考电压，可通过选择或调节齐纳二极管ZDl的击穿电压，或者增加串联更多的齐纳二极管来改变参考电压。
[0006]正是在这样的背景下，提出了本发明的技术方案以及实施例。
【发明内容】
[0007]本发明的目的在于提出一种集成齐纳二极管的场效应晶体管，以改善现有技术中的一个或多个问题。
[0008]本发明的一个方面在于提出一种器件，包括:一个或多个齐纳二极管;一个场效应晶体管，具有一个漏极，该漏极与所述的一个或多个齐纳二极管串联;其中所述的一个或多个齐纳二极管和场效应晶体管，是在相同的P-型半导体衬底中通过多个掺杂区制成的，并且被一个穿通阻挡区隔开；以及一个第一N-型区，形成在所述的一个或多个齐纳二极管下方。
[0009]优选的，其中半导体衬底包括一个形成在P-型衬底上的P-型外延层。
[0010]优选的，其中一个或多个齐纳二极管包括一个形成在外延层中的N-型区，以及一个形成在N-型区附近且位于外延层中的P-型区。
[0011]优选的，其中形成在一个或多个齐纳二极管下方的N-型区，是一个形成在P-型衬底和P-型外延层之间的N-型掩埋层。
[0012]优选的，其中一个或多个二极管包括一个形成在衬底中的N-型区，以及一个形成在N-型区附近且位于衬底层中的P-型区。
[0013]优选的，还包括一个形成在一个或多个齐纳二极管和场效应晶体管之间的N-型区上方的半导体衬底中的隔离结构。
[0014]优选的，其中隔离结构包括一个N-型阱和一个形成在N-型阱上方的高压N-阱，其中高压N-阱比N-型阱具有更重的N-型掺杂。
[0015]优选的，其中一个或多个齐纳二极管包括相互串联的第一齐纳二极管和第二齐纳二极管。
[0016]优选的，其中每个第一齐纳二极管和第二齐纳二极管均包括一个形成在外延层中的N-型区，以及一个形成在N-型区附近且位于外延层中的P-型区。
[0017]优选的，还包括第一隔离结构，形成在第一齐纳二极管、第二齐纳二极管与场效应晶体管之间的第一N-型区上方的半导体衬底中，以及第二隔离结构，形成在第一齐纳二极管与第二齐纳二极管之间的第一 N-型区上方的半导体衬底中。
[0018]优选的，其中多个掺杂区包括多个中心区域，一个或多个齐纳二极管的阴极位于多个中心区域的中心处。
[0019]优选的，其中多个掺杂区包括一个最外面的区域，该最外面的区域为场效应晶体管的源极。
[0020]优选的，其中场效应晶体管为耗尽型晶体管。
[0021]优选的，其中场效应晶体管为结型场效应晶体管。
[0022]优选的，还包括第二N-型区，形成在场效应晶体管下方的衬底中，其中第一N-型区和第二 N-型区被穿通阻挡区隔开。
[0023]本发明的另一个方面在于提出一种用于制备器件的方法，包括:制备一个场效应晶体管，其具有一个漏极，该漏极与一个或多个齐纳二极管串联;一个或多个齐纳二极管和场效应晶体管，是在相同的P-型半导体衬底中通过多个掺杂区制成的，并且被一个穿通阻挡区隔开;制备一个形成在一个或多个齐纳二极管下方的第一 N-型区。
[0024]优选的，还包括制备一个形成在场效应晶体管下方衬底中的第二个N-型区，其中第一 N-型区和第二 N-型区被穿通阻挡区隔开。
[0025]阅读以下详细说明的实施例并参照各种附图，本发明的这些特点和优势对于本领域的技术人员来说，无疑将显而易见。
【附图说明】
[0026]图1A表示依据本发明的一个实施例，为含有耗尽型金属氧化物场效应晶体管(MOSFET)和齐纳二极管的器件的示意图；
图1B表示依据本发明的一个实施例，将齐纳二极管与耗尽型金属氧化物场效应晶体管(MOSFET)集成在一起的器件的部分剖面图；
图1C表示依据本发明的另一个实施例，为含有结型场效应晶体管(JFET)和齐纳二极管的器件的示意图；
图1D表示依据本发明的另一个实施例，将齐纳二极管与结型场效应晶体管集成在一起的器件的部分剖面图；
图2A表示依据本发明的又一个实施例，为含有晶体管和齐纳二极管的器件的示意图；图2B表示依据本发明的又一个实施例，将齐纳二极管与晶体管集成在一起的器件的部分剖面图；
图3A?3C为图1所示器件的俯视图；
图4表不一种传统的启动电路。
【具体实施方式】
[0027]在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由权利要求书限定。
[0028]简介
近年来，在一个单独芯片上多种功能的组合，智能功率技术已获得越来越多的重视。启用微型系统设计，包括功率晶体管的诊断和保护功能，从而提高了功率驱动器用于不同应用的耐用性和可靠性。
[0029]本发明的各个方面涉及具有耗尽型晶体管与一个或多个齐纳二极管集成在一个单独芯片上的器件，例如用于启动电路。
[0030]器件结构
除非另有说明，否则附图是不按比例的。
[0031]图4所示类型的传统启动电路使用多个零部件。依据本发明的各个方面，齐纳二极管和耗尽型MOSFET或FJET可以集成在一个芯片上。
[0032]图1A表示依据本发明的一个实施例，含有带晶体管的齐纳二极管器件的示意图。器件100包括一个齐纳二极管110和一个常开型场效应晶体管130，提供相对于输入电压(例如漏极电压)的稳定电流。如图1A所示，齐纳二极管110的阳极连接到晶体管130的漏极。晶体管130可以是耗尽型晶体管，也就是常开型器件，可以通过栅极电势增大或降低漏极电流。通过栅极和源极电势中的任意一个或两者兼具，切断漏极电流。作为示例，但不作为局限，晶体管130可以选择结型栅极场效应晶体管(JFET)。齐纳二极管110的齐纳电压用于控制输入到晶体管130的电压。当输入电压低于齐纳二极管110的击穿电压时，晶体管130失效，没有电流流经它。当输入电压高于击穿电压时，晶体管130传导电流。虽然图1A只显示了一个齐纳二极管110连接到晶体管130上，但是要注意的是可以串联两个或多个齐纳二极管，如图2A所示，以便增大齐纳电压，作为耗尽电压或启动电压，以便接通所连的晶体管130。
[0033]图1B表示依据本发明的一个实施例，在一个单独芯片上，将齐纳二极管与晶体管集成在一起的器件的部分剖面图。器件100包括一个第一导电类型的衬底102(例如P衬底)。衬底102可以掺杂P-型掺杂物，例如硼。在P-型衬底102上方，制备一个第一导电类型的(可选)外延层104(例如P型外延层)。在一个示例中，外延层104可以通过本领域中众所周知的外延生长工艺制备。衬底102和外延层104为轻掺杂。在一些实施例中，它们的掺杂浓度范围为11Vcm3至11Vcm3左右。外延层104的厚度范围为2微米至10微米左右。
[0034]齐纳二极管110和耗尽型晶体管130形成在P-型衬底102上方的P-型外延层104中。相对于齐纳二极管110来说，N-型阱112和P-型阱122可以在P-型外延层104中。N+区114作为二极管的阴极，包围着N-型阱112中。P+区124作为二极管的阳极，包围着P-型阱122的P-型本体区126中。这些区域都可以通过本领域中众所周知的离子注入工艺制成。N-型阱112和P-型阱122的掺杂浓度，决定了齐纳二极管110的开启电压。N+区114的重掺杂程度高于N-型阱112』-型阱112和P-型阱122之间的微小裂缝(例如零点几微米至几微米)会使击穿电压增大。在一些实施例中，N+区114的掺杂浓度范围为11Vcm3至12Vcm3左右，N-型阱112的掺杂浓度约为11Vcm3至11Vcm3左右。另外，P+区124的重掺杂程度高于P-型本体区126和P-型阱122 J+区几乎饱和。在一些实施例中，P+区124的掺杂浓度范围为11Vcm3至12Vcm3左右。P-型本体区126和P-型阱122的掺杂浓度约为11Vcm3至11Vcm3左右。
[0035]相对于晶体管130来说，P-型阱132作为晶体管130的本体，位于P-型外延层104中。P+本体传感和N+源极区形成在本体132中。P+本体传感的掺杂浓度范围为1019/cm3至102()/cm3左右，N+源极的掺杂浓度范围为11Vcm3至12Vcm3左右。P-型阱132的重掺杂程度高于P-型衬底102。多晶硅层134作为晶体管130的栅极，位于P-型外延层104的顶面上方。栅极134通过栅极绝缘层(例如氧化物)与外延层104电绝缘。另外，该器件包括场氧化物(图中没有表示出)，例如按照惯例，对于栅极和N+/P+注入区来说在有源区上方。为了表示清楚和简便，已略去场氧化物的区域。然而，含有场氧化物的器件在本发明的范围内。
[0036]高压N-型阱(HVNW)138位于P-型外延层104中，提供漏极延伸区。轻掺杂的HVNW138的掺杂浓度范围为11Vcm3至11Vcm3左右。耗尽型注入层135位于栅极下方以及部分P-阱132和HVNW 138上方。耗尽层135使MOSFET 130成为一个常开型器件。通过控制相对于本体电势的栅极或源极电势，可以关闭导通状态。重掺杂N+区136包围着HVNW 138中，作为晶体管130的漏极。
[0037]另外，含有穿通阻挡区152的结型区150位于二极管110和晶体管130之间。穿通阻挡区主要是衬底102和外延层104的区域，该区域的P-型重掺杂程度小于P-阱122和P+区124、126。在结型区150的边缘处，提供隔离结构。可以通过调节穿通阻挡区152的宽度来改变器件的穿通电压。穿通电压最好大于齐纳二极管110的开启电压。如果穿通电压“低于”齐纳击穿电压，齐纳二极管110会在击穿前将电流传导至晶体管130。这会使齐纳不起作用。
[0038]依据本发明的各个方面，为了将齐纳二极管110和晶体管130集成在同一个衬底器件中，包括配置一个隔离结构，作为齐纳二极管的阳极和衬底102之间的穿通阻挡区。隔离结构包括N-型掩埋层(NBU106、在NBL 106上方的N-型阱108，以及在N-型阱108上方的高压N-阱(HVNW) 109。HVNW 109的掺杂浓度范围为11Vcm3至11Vcm3左右。NBL 106形成在P-型衬底102和P-型外延层104之间。NBL 106终止了从P-阱122或P-本体区126到P-型衬底102的穿通。如图1B所示，NBL 106形成在二极管区域和结型区150的边缘中，以弛豫电场。类似的N-阱108和(可选)NBL 137形成在掺杂区136下方，作为晶体管130的漏极。如果晶体管130边缘的电场不是必须弛豫的话，那么可以省去NBL 137。
[0039]对于极高压(例如大于500V)器件来说，NBL 137有助于弛豫场，但是较低压的器件则不需要。
[0040]此外，器件100包括第一和第二金属场板160和170，用于电连接和屏蔽。按照惯例，场板160、170可以通过一个或多个绝缘层(例如氧化层)，与不需要相互电接触的以及器件的其余部分电绝缘。
[0041 ]图1C和图1D表示一个示例，其中齐纳二极管110与JFET 180集成在相同的衬底上。在图1D所示的示例中JFET 180为N-通道JFET。然而，本发明的各个方面并不局限于这种配置，图1D中的齐纳二极管110具有与图1B所示的齐纳二极管110相同的衬底。JFET 180包括底部栅极181、源极182、浮动顶部栅极183以及作为延伸漏极184的高压N-阱(HVNW)。底部栅极181包括一个P+区，位于器件外边缘处的P-阱内。底部栅极181电连接到地电压，如图1C所示。源极182形成在外延层104中，从底部栅极181和顶部栅极183之间的N-讲内的N+区开始。源极182电连接到顶部金属层170作为源极电极和场板的那部分。顶部栅极183包括一个P+区，位于次重掺杂的P-阱内，次重掺杂的P-阱形成在作为顶部栅极电极的那部分金属层160下方的HVNW 184中。栅极电压可以通过电连接(图中没有表示出)，加载至顶部栅极183。当栅极电压加载至顶部栅极时，N-通道185形成在顶部栅极183下方的HVNW 184中。通过与图1B所示类似的结构，JFET 180与齐纳二极管隔离。
[0042]类似的N-阱108和(可选的)NBL 187形成在作为JFET 180漏极接头的掺杂区186下方。如果晶体管180边缘处的电场不是必须弛豫的话，可以省去NBL 187。漏极接头186可以通过一部分底部金属层160，连接到齐纳二极管110的阳极124。
[0043]如上所述，图2B表示依据本发明的一个实施例，将两个齐纳二极管110、IlOA与晶体管集成在一起的一部分器件。与图1B类似。图1B和图2B的共同元件用相同或类似的参考数字表示。除了齐纳二极管110之外，图2B所示器件包括带有耗尽型晶体管130的第二个二极管110A。由于带有图1B所示的器件，齐纳二极管110U10A和晶体管130形成在P-型衬底102上方的P-型外延层104中。相对于图1A来说，可以按照上述方式，配置齐纳二极管110。与之类似，第二个齐纳二极管IlOA包括形成在P-型外延层104中的N-型阱112A和P-型阱122A。N+区114A作为二极管I1A的阴极，P+区124A作为二极管I1A的阳极，N+区114A和P+区124A包围在P-型阱122A中的P-型阱区126A中。这些区域可以通过本领域中众所周知的离子注入工艺制成，相对于图1A中相应的区域来说，掺杂浓度在上述范围内。齐纳二极管110的阳极124可以连接到第二个齐纳二极管110的阴极114A，例如通过金属结构161，可以是与场板160相同金属层的一部分。二极管110、110A可以通过具有N-型掩埋层(NBL)106的隔离结构隔开，在二极管和独立的隔离结构下方，含有N-型区108、108A，在NBL 106上方，以及HVNW 109、109A，在N-型阱上方。由于通过图1B所示器件，NBL 106形成在P-型衬底102和P-型外延层104之间。N-型阱108A和HVNW 109A形成在两个二极管110、I1A之间，另一个N-型阱108和HVNW 109形成在第二个二极管I1A和晶体管130之间。
[0044]要注意的是，可以类似地修改图1D所示的器件，按照与图2B所示的方式，引入两个齐纳二极管。
[0045]图3A-3C表示依据本发明的一个方面，为图1B所示器件的俯视图。图3A为图1B所示器件的俯视图，表示P-型外延层104和栅极134中的结构。图3B为图1B所示器件的俯视图，表示金属场板160和170。图3C为图1B所示器件的俯视图，表示NBL 106和P-外延104。从这些附图中可见，图1B中的器件在齐纳二极管110的阴极114周围循环对称，阴极114连接到漏极电势。器件的其他区域形成在同心环中，阴极114位于中心处。图1C和图2B所示器件类似地圆形对称。虽然此处表示的是圆形对称器件，本领域的技术人员将会使用其他类型的对称。
[0046]上述类型的器件可以通过耗尽型器件或结型场效应晶体管(JFET)制备，含有与一个或多个齐纳二极管串联的漏极，通过制备多个所示类型的掺杂区，在相同的P-型半导体衬底中，被穿通阻挡区域隔开。关键步骤是在一个或多个齐纳二极管下方的衬底中制备第一N-型区106，以及在耗尽型器件或JFET 130下方的衬底中制备(可选的)第二N-型区137，第一和第二 N-型区被穿通阻挡区152隔开。根据所用的掺杂技术，各种掺杂区可以任意合适的顺序制备。例如，使用高能注入，在一个或多个齐纳二极管110、110A下方制备掩埋N-型区106、137。还可选择，在它们上方制备掺杂区之前，制备N-型区域106、137。在这种情况下，掩埋N-型区可以直接位于P-型衬底102中，可以省去外延层104。在这种配置中，上述形成在外延层104中的掺杂区可以直接形成在衬底102中。还可选择，在制备外延层104之前，通过更多的传统注入，在衬底102中制备N-型区。然后可以通过加热工艺，使掺杂物垂直扩散到外延层中。
[0047]虽然上述示例是关于形成在P-型衬底上的器件，但是本发明的各个方面也包括P-型和N-型转换后的配置。
[0048]因此，本发明的范围不应局限于以上说明，而应由权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包括意义及功能的限制。虽然特定的工艺步骤可能以一定顺序出现在权利要求书中，但是除非权利要求书中指明一定的顺序，否则无需按特定顺序进行步骤。
【主权项】
1.一种器件，其特征在于，包括: 一个或多个齐纳二极管；以及 一个场效应晶体管，具有一个漏极，该漏极与所述的一个或多个齐纳二极管串联； 其中所述的一个或多个齐纳二极管和场效应晶体管，是在相同的P-型半导体衬底中通过多个掺杂区制成的，并且被一个穿通阻挡区隔开;以及 一个第一N-型区，形成在所述的一个或多个齐纳二极管下方。2.根据权利要求1所述的器件，其特征在于，其中半导体衬底包括一个形成在P-型衬底上的P-型外延层。3.根据权利要求2所述的器件，其特征在于，其中一个或多个齐纳二极管包括一个形成在外延层中的N-型区，以及一个形成在N-型区附近且位于外延层中的P-型区。4.根据权利要求2所述的器件，其特征在于，其中形成在一个或多个齐纳二极管下方的N-型区，是一个形成在P-型衬底和P-型外延层之间的N-型掩埋层。5.根据权利要求1所述的器件，其特征在于，其中一个或多个二极管包括一个形成在衬底中的N-型区，以及一个形成在N-型区附近且位于衬底层中的P-型区。6.根据权利要求1所述的器件，其特征在于，还包括一个形成在一个或多个齐纳二极管和场效应晶体管之间的N-型区上方的半导体衬底中的隔离结构。7.根据权利要求6所述的器件，其特征在于，其中隔离结构包括一个N-型阱和一个形成在N-型阱上方的高压N-阱，其中高压N-阱比N-型阱具有更重的N-型掺杂。8.根据权利要求1所述的器件，其特征在于，其中一个或多个齐纳二极管包括相互串联的第一齐纳二极管和第二齐纳二极管。9.根据权利要求8所述的器件，其特征在于，其中每个第一齐纳二极管和第二齐纳二极管均包括一个形成在外延层中的N-型区，以及一个形成在N-型区附近且位于外延层中的P-型区。10.根据权利要求8所述的器件，其特征在于，还包括第一隔离结构，形成在第一齐纳二极管、第二齐纳二极管与场效应晶体管之间的第一N-型区上方的半导体衬底中，以及第二隔离结构，形成在第一齐纳二极管与第二齐纳二极管之间的第一 N-型区上方的半导体衬底中。11.根据权利要求1所述的器件，其特征在于，其中多个掺杂区包括多个中心区域，一个或多个齐纳二极管的阴极位于多个中心区域的中心处。12.根据权利要求11所述的器件，其特征在于，其中多个掺杂区包括一个最外面的区域，该最外面的区域为场效应晶体管的源极。13.根据权利要求1所述的器件，其特征在于，其中场效应晶体管为耗尽型晶体管。14.根据权利要求1所述的器件，其特征在于，其中场效应晶体管为结型场效应晶体管。15.根据权利要求1所述的器件，其特征在于，还包括第二N-型区，形成在场效应晶体管下方的衬底中，其中第一N-型区和第二N-型区被穿通阻挡区隔开。16.一种用于制备器件的方法，其特征在于，该方法包括: 制备一个场效应晶体管，其具有一个漏极，该漏极与一个或多个齐纳二极管串联;一个或多个齐纳二极管和场效应晶体管，是在相同的P-型半导体衬底中通过多个掺杂区制成的，并且被一个穿通阻挡区隔开； 制备一个形成在一个或多个齐纳二极管下方的第一N-型区。17.根据权利要求16所述的方法，其特征在于，还包括制备一个形成在场效应晶体管下方衬底中的第二个N-型区，其中第一N-型区和第二N-型区被穿通阻挡区隔开。
【文档编号】H01L29/866GK105932022SQ201610071920
【公开日】2016年9月7日
【申请日】2016年2月2日
【发明人】秀明土子
【申请人】万国半导体股份有限公司