包括场效应晶体管的半导体器件及制造半导体器件的方法

包括场效应晶体管的半导体器件及制造半导体器件的方法
【专利摘要】本发明涉及包括场效应晶体管的半导体器件及制造半导体器件的方法。一种半导体器件包括在具有第一主表面的半导体衬底中的场效应晶体管。该场效应晶体管包括源极区域、漏极区域、体区域和在体区域处的栅电极。栅电极被配置用于控制形成在体区域中的沟道的导电性，并且栅电极被设置在栅极沟槽中。体区域沿源极区域和漏极区域之间的第一方向设置，第一方向平行于第一主表面。体区域具有沿第一方向延伸的脊形状，体区域邻近于源极区域和漏极区域。半导体器件进一步包括源极接触和体接触，源极接触电连接到源极端子，体接触电连接到源极接触和体区域。
【专利说明】包括场效应晶体管的半导体器件及制造半导体器件的方法
【背景技术】
[0001] 在汽车和工业电子设备中通常采用的功率晶体管需要低通态电阻(R。。'A),同时 确保高电压阻断能力。例如，M0S("金属氧化物半导体"）功率晶体管应当能够根据应用需求 来阻断数十至数百或数千伏的漏极至源极电压VdsnMOS功率晶体管一般传导非常大的电流， 其在典型的约2至20V的栅极-源极电压下可W高达数百安培。低电压功率晶体管应用于低 于IOV的漏极至源极电压范围Vds中。
[0002] 横向功率器件(其中电流流动主要平行于半导体衬底的第一主表面发生)对于集 成电路是有用的，在所述集成电路中集成了另外的部件，例如开关、桥和控制电路。通常，正 在研究晶体管，其可W用作低电阻低电压功率开关并且其可W与驱动器电路集成。
[0003] 因此，本发明的目的是提供一种满足上面限定的要求的改进的半导体器件。此外， 目的是提供一种用于制造运种半导体器件的方法。
[0004] 根据本发明，上面的目的通过根据独立权利要求所要求保护的主题来实现。实施 例在从属权利要求中被限定。

【发明内容】

[0005] 根据实施例，一种半导体器件包括在具有第一主表面的半导体衬底中的场效应晶 体管阵列。所述场效应晶体管阵列包括源极接触沟槽和漏极接触沟槽，其均在平行于第一 表面的第二方向上伸展，在源极接触沟槽中的导电材料形成源极接触并且在漏极接触沟槽 中的导电材料形成漏极接触，所述源极接触沟槽和所述漏极接触沟槽形成在第一主表面 内。所述场效应晶体管阵列进一步包括在源极接触沟槽和漏极接触沟槽之间延伸的栅电极 结构和体区域。栅电极结构和体区域沿第二方向W交替方式布置。所述场效应晶体管阵列 进一步包括电连接到源极接触沟槽中的导电材料并邻近于体区域的源极区域和电连接到 漏极接触沟槽中的导电材料并邻近于体区域的漏极区域。所述场效应晶体管阵列进一步包 括邻近于源极接触沟槽并电连接到源极接触沟槽中的导电材料的体接触。
[0006] 根据实施例，一种在具有第一主表面的半导体衬底中制造半导体器件的方法包括 形成源极区域、形成漏极区域、形成体区域W及在体区域处形成栅电极。栅电极被配置用于 控制形成在体区域中的沟道的导电性并且栅电极形成在栅极沟槽中。体区域被形成为沿源 极区域和漏极区域之间的第一方向设置，第一方向平行于第一主表面。体区域具有沿第一 方向延伸的第一脊形状，体区域邻近于源极区域和漏极区域。该方法进一步包括形成源极 接触和体接触，源极接触电连接到源极端子。体接触被形成为电连接到源极接触和体区域。
[0007] 根据另一实施例，一种半导体器件包括在具有第一主表面的半导体衬底中的场效 应晶体管。该场效应晶体管包括源极区域(201);漏极区域(205);体区域(220);和在体区域 (220)处的栅电极(210)。栅电极被配置用于控制形成在体区域中的沟道的导电性。栅电极 设置在栅极沟槽中。体区域沿源极区域和漏极区域之间的第一方向设置，第一方向平行于 第一主表面。体区域具有沿第一方向延伸的脊形状，体区域邻近于源极区域和漏极区域。该 半导体器件进一步包括源极接触和体接触。源极接触电连接到源极端子，并且体接触与源 极接触接触并电连接到体区域。
[0008] 本领域技术人员在阅读了 W下详细描述时W及在查看了附图时将认识到附加的 特征和优点。
【附图说明】
[0009] 附图被包括用W提供对本发明的实施例的进一步理解并且被并入该说明书且构 成该说明书的一部分。运些图示出本发明的实施例并且与描述一起用来解释原理。将容易 领会本发明的其他实施例和许多预期的优点，因为参考W下详细描述它们变得更好理解。 图中的元件不必要相对于彼此按比例。类似的参考数字指定对应的相似部分。
[0010] 图IA示出根据实施例的半导体器件的垂直横截面视图。
[0011] 图IB示出根据实施例的半导体器件的水平横截面视图。
[0012] 图IC示出该实施例的另外的垂直横截面视图。
[0013] 图2A-2C示出根据另外的实施例的半导体器件的横截面视图。
[0014] 图3A-8B示出根据实施例当制造半导体器件时半导体衬底的横截面视图。
[0015] 图9A-11B示出当执行制造半导体器件的方法的修改时半导体衬底的横截面视图。
[0016] 图12概括了根据实施例的方法。
[0017] 图13示出包括半导体器件的集成电路的等效电路图。
【具体实施方式】
[0018] 在下面的详细描述中，参考附图，运些附图构成了该详细描述的一部分，并且在运 些附图中作为例证示出了其中可W实施本发明的特定实施例。在运方面，方向性术语，例 如"顶部"、"底部"、"前"、"后"、"前面"、"后面"等等，是参考正被描述的图的取向来使用的。 由于本发明的实施例的部件可被定位在许多不同的取向上，因此方向性术语用于例证的目 的，并且决不是限制性的。应当理解可W利用其他实施例，并且可W在不脱离由权利要求限 定的范围的情况下做出结构或逻辑改变。
[0019] 实施例的描述不是限制性的。特别地，下文描述的实施例的元件可W与不同实施 例的元件组合。
[0020] 在下面描述中使用的术语"晶片"、"衬底"或者"半导体衬底"可W包括具有半导体 表面的任何基于半导体的结构。晶片和结构应被理解为包括娃，绝缘体上娃(SOI)，蓝宝石 上娃(SOS)，渗杂和未渗杂的半导体，由基本半导体基础(semiconductor foundation)支撑 的娃外延层，和其他半导体结构。半导体不需要是基于娃的。半导体也可W是娃错，错或者 神化嫁。根据其他实施例，碳化娃(SiC)或氮化嫁化aN)可W形成半导体衬底材料。
[0021] 如在该说明书中使用的术语"横向的"和"水平的"意图描述与半导体衬底或半导 体本体的第一表面平行的取向。运可W是例如晶片或者管忍的表面。
[0022] 如在该说明书中使用的术语"垂直的"意图描述与半导体衬底或半导体本体的第 一表面垂直布置的取向。
[0023] 如本文中使用的，术语"具有"、"包括"、"包含"、"含有"等是开放式术语，其指示所 声明的元件或者特征的存在，但并不排除附加的元件或者特征。冠词"一"、"一个"和"该"旨 在包括复数W及单数，除非上下文另有清楚指示。
[0024] 附图和描述通过紧接于渗杂类型V'或者V'指示"-"或V'来说明相对渗杂浓度。 例如"n-"意指比V渗杂区域的渗杂浓度更低的渗杂浓度，而"n+"渗杂区域具有比V渗杂 区域更高的渗杂浓度。相同的相对渗杂浓度的渗杂区域不必要具有相同的绝对渗杂浓度。 例如，两个不同的V'渗杂区域可W具有相同或者不同的绝对渗杂浓度。在附图和描述中， 为了更好理解起见，常常将渗杂部分标明为V'或V'渗杂的。如显然将理解的是，该标明决 不旨在是限制性的。渗杂类型可W是任意的，只要实现所描述的功能。此外，在所有实施例 中，渗杂类型可W被倒转。
[0025] 本说明书提及半导体部分被渗杂有的"第一"和"第二"导电类型的渗杂剂。第一导 电类型可W是P型并且第二导电类型可W是n型，或反之亦然。众所周知，取决于源极和漏极 区域的渗杂类型或极性，绝缘栅场效应晶体管（IGFET)，例如金属氧化物半导体场效应晶体 管(M0S阳T)，可W是n沟道或P沟道MOS阳T。例如，在n沟道MOSFET中，源极和漏极区域渗杂有 n型渗杂剂。在P沟道MOSFET中，源极和漏极区域渗杂有P型渗杂剂。如显然将理解的是，在本 说明书的上下文内，渗杂类型可W被倒转。如果使用方向性语言描述具体电流路径，那么该 描述将仅被理解为指示该路径并且不指示电流流动的极性，即无论电流从源极流动到漏极 还是反之。附图可W包括极性敏感部件，例如二极管。如显然将理解的是，运些极性敏感部 件的具体布置是作为示例给出的并且可W被倒转W便实现所描述的功能，运取决于第一导 电类型意指是n型还是P型。
[0026] 如在该说明书中所采用的，术语"禪合"和/或"电禪合"并非意味着意指元件必须 直接禪合在一起一一可W在"禪合"或"电禪合"元件之间提供插入元件。术语"电连接"意图 描述在电连接在一起的元件之间的低欧姆电连接。
[0027] 图IA示出根据实施例的半导体器件的垂直横截面视图。半导体器件1包括形成在 具有第一主表面110的半导体衬底100中的场效应晶体管200。该场效应晶体管包括源极区 域201、漏极区域205、体区域220、和在体区域220处的栅电极210。栅电极210被配置用于控 制形成在体区域220中的沟道的导电性。栅电极210设置在栅极沟槽212中。栅极沟槽212的 位置由图IA的横截面视图中的短划线指示。沟槽212设置在所描绘的图平面之前和之后。体 区域220沿第一方向（例如X方向）设置在源极区域201和漏极区域205之间。第一方向平行于 第一主表面110。
[0028] 如将参考图IC更详细解释的，体区域220具有沿第一方向延伸的脊形状。体区域 220邻近于源极区域201和漏极区域205。体区域220接触源极区域210并接触漏极区域205。 例如，漂移区可W不在半导体器件中。特别地，漂移区可W不布置在体区域和漏极区域205 之间。半导体器件1进一步包括源极接触202和体接触225。源极接触202电连接到源极区域 201。体接触225可W设置在半导体衬底100中邻近于源极接触202。体接触225电连接到源极 接触202和体区域220。
[0029] 体区域220可W具有第一导电类型，例如P型。源极区域201和漏极区域205可W具 有第二导电类型，例如n型。
[0030] 半导体衬底100可W包括第一导电类型的第一(底)层130和形成在第一层130上方 的第二导电类型的外延生长的第二层140。第二导电类型的另外的掩埋层135可W设置在第 一导电类型的第一层130和第二导电类型的第二层140之间。掩埋层135可W W比第二导电 类型的第二层140高的渗杂浓度被渗杂。
[0031] 场效应晶体管200的部件可W形成在第一导电类型(例如P型）的阱中。第一阱区域 150可W形成在第二导电类型的第二半导体层140中。
[0032] 第二导电类型的第二层140可W通过衬底接触292被接触。第二导电类型的渗杂部 分291可W设置在第二导电类型的第二层140和衬底接触292之间。衬底接触292可W电禪合 到接触端子293。
[0033] 如图IA中示出的，第二层140和阱区域150之间的pn结可W设置成邻近于半导体衬 底100的第一主表面110。该部分可W被绝缘层部分281覆盖。场板280可W设置成邻近于绝 缘层281。由此，在pn结附近的电场可W适当被定形。特别地，在衬底表面上方的部件可W被 保护不受由pn结引起的电场。而且，该pn结被保护不受由设置在衬底表面上方的部件(例如 金属化层）引起的电场。特别地，击穿电压可W由于场板280的存在而移位。
[0034] 图IB示出图IA中所示的半导体器件1的水平横截面视图。取得该水平视图W便贯 穿栅极沟槽212、源极接触202、漏极接触206和接触插塞292。如所示，源极接触202、漏极接 触206和衬底接触292可W形成在相应沟槽中，所述沟槽可W沿垂直于第一方向的第二方向 (例如y方向）延伸。源极区域201被形成为邻近于其中设置了源极接触202的接触沟槽321的 侧壁。此外，漏极区域205可W设置为邻近于其中设置了漏极接触206的接触沟槽322的侧壁 和底侧。衬底接触292进一步形成在接触沟槽323中。接触沟槽323的侧壁和底侧可W被渗杂 W形成渗杂部分291。
[0035] 图IC示出在II和II'（如也在图IB中示出）之间的半导体器件1的横截面视图。取得 图IC的横截面视图W便贯穿多个栅极沟槽212。如所示，第一导电类型的半导体材料通过相 邻沟槽212被图案化。由于该图案化，形成单个脊的分开的半导体材料薄片可W被形成。所 述脊包括顶表面220a和侧壁22化。栅极介电层211设置成邻近于脊中的每一个的侧壁22化 和顶表面220a。此外，导电材料填充到相邻脊之间的沟槽中W形成栅电极210。如已经解释 的，体区域220具有在第一方向上延伸的脊形状或罐形状。更特别地，体区域220通过在第一 方向上延伸的相邻沟槽被图案化成脊。侧壁22化可W相对于第一主表面110垂直地或者W 大于75°的角度延伸。栅电极210可W设置成邻近于脊的两个侧壁处。而且，脊的顶表面220a 和侧壁22化可W不实施为完全直线。例如，顶表面220a和侧壁22化之间的交叉点可W实施 为圆角。同样地，栅极沟槽212的底部部分可W形成脊的侧壁22化的圆角。
[0036] 根据实施例，脊的宽度dl是dl〉2 X IcU其中Id表示形成在栅极介电层211和沟 道区域220之间的界面处的耗尽区的长度。通常，假设在晶体管中，在对应于阔值电压的栅 电压处的耗尽区的长度对应于耗尽区的最大宽度。例如，耗尽区的宽度可W被确定为：
其中Es表示半导体材料的化电巧数（卿十粗是11.9 * e〇)，k表示玻尔兹曼常数 (1.38066 * 1〇-23 J/K)，T表示溫度，例如293K，In表示自然对数，Na表示半导体本体 的杂质浓度，m表示本征载流子浓度(在27°C对于娃是1.45 *l〇w)，q表示基本电荷（1.6 * 1〇-19 C)。
[0037] 特别地，形成在脊的相对侧壁22化处的沟道区域215可W不互相合并，使得体区域 220可W沿体区域220的整个长度连接到体接触区域225。例如，沟槽的宽度可W沿半导体衬 底100的第一主表面110约为20至1000 nm，例如大于200皿。此外，对应于脊的宽度dl的相邻 沟槽之间的距离可W大于100皿，例如大于130皿，例如甚至大于200、300、400或500皿。根据 另一实施例，脊的宽度dl是dl<2X IcU其中Id表示形成在栅极介电层211和沟道区域220之 间的界面处的耗尽区的长度。在运种情况下，当例如对应于阔值电压的电压施加到栅极端 子时，在脊的相对侧壁220b处形成在脊中的沟道区域可W相互物理接触。根据实施例，当栅 电极被设置到合适的电势时，体区域220可W完全耗尽。运种晶体管也称为"完全耗尽"晶体 管。在运种晶体管中，可W实现最佳亚阔值电压并且可W有效抑制短沟道效应，导致改善的 器件特性。根据该实施例，脊的宽度可W沿第二方向并且平行于半导体衬底100的第一主表 面110约为20至130nm，例如40至120nm。
[0038] 当例如通过将适当的电压施加到栅电极210来接通晶体管时，导电反型层215(导 电沟道）形成在体区域220和栅极电介质211之间的边界处。因此，晶体管处于从源极区域 201到漏极区域205的导电状态中。在关断的情况下，没有导电反型层形成并且晶体管处于 非导电状态中。
[0039] 晶体管可W例如在源极区域201和漏极区域205之间的断开状态中承受在0.3至 1OV、例如1.4V至约4V的范围内的阻断电压。在导通状态中流动的电流可W高达约1.5安培 或更大。由于具有脊形状的体区域的专口配置，可W W减小的器件面积获得较高的有效沟 道宽度。此外，由于短沟道效应可W被更好地抑制，因此可W减小泄漏电流。结果，晶体管的 有效宽度可W大大增加而不增加晶体管的横向延伸。
[0040] 根据实施例，源极区域201可W延伸到至少0.5 X栅极沟槽212的深度。结果，体区 域220可W在大的延伸深度上连接到源极区域201。由此，有效沟道宽度可W被进一步增加。 由于体接触部分225的存在，完成了经由源极接触202的体区域220到源极端子271的低欧姆 接触，并且寄生双极晶体管可W退化或被抑制。
[0041] 由于根据其半导体器件形成在第一导电类型的阱区域150(例如形成在第二导电 类型的第二层140中的P型阱）中的具体配置，可W防止泄漏电流流到衬底。由于掩埋层135 的存在，可W实现相对于第一(P渗杂)层130的较高鲁棒性。例如，当从衬底注入空穴时，掩 埋层135保护半导体器件不受空穴注入。
[0042] 根据不同的解释，图1A-1C中所示的半导体器件可W被理解成包括形成在具有第 一主表面110的半导体衬底100中的场效应晶体管200的半导体器件。场效应晶体管200包括 源极接触沟槽321和漏极接触沟槽322,其均在平行于第一主表面的第二方向上伸展。导电 材料形成在源极接触沟槽321和漏极接触沟槽322中，其均形成在第一主表面内。场效应晶 体管200进一步包括栅电极结构210和体区域220,其在源极接触沟槽321和漏极接触沟槽 322之间延伸。栅电极结构210和体区域220沿第二方向（例如y方向）W交替方式布置。场效 应晶体管200进一步包括电连接到源极接触沟槽321中的源极接触202并邻近于体区域220 的源极区域201。场效应晶体管200进一步包括电连接到漏极接触沟槽322中的漏极接触206 并邻近于体区域220的漏极区域205。场效应晶体管进一步包括邻近于源极接触凹槽并电连 接到源极接触沟槽321中的源极接触202的体接触225。
[0043] 图2A和2B示出根据另外的实施例的半导体器件的横截面视图。除了图1A-1C中所 示的场效应晶体管的部件之外，图2A中所示的半导体器件1的场效应晶体管200进一步包括 设置成与体区域220接触、进一步与源极区域201接触的源极连接部分20化。而且，场效应晶 体管可W包括与体区域220接触的漏极连接部分。漏极连接部分进一步与漏极区域205接 触。如图2A中进一步示出的，漏极接触206可W直接接触阱区域150,而漏极区域205可W不 在漏极接触206的底侧。
[0044] 图2B示出半导体器件的水平横截面视图。如所示，源极连接部分201b设置成邻近 于栅极沟槽212,并且分配给相邻沟槽的源极连接部分201b相互绝缘。同样地，漏极连接部 分设置成邻近于栅极沟槽212的侧壁。此外，分配给不同沟槽的漏极连接部分205b相互分 离。
[0045] 图2C示出在IV和IV'（如也在图2B中示出）之间取得的横截面视图。更详细地，取得 图2C的横截面视图W便贯穿栅极沟槽212。如所示，源极连接部分201b设置在栅极沟槽212 和源极区域201之间，并且漏极连接部分20化设置在栅极沟槽212和漏极区域205之间。
[0046] 在下面，将说明制造图2A-2C的实施例的半导体器件的方法的示例。特别地，将说 明一种方法，根据该方法，源极连接部分20化和漏极连接部分20化W相对于栅极沟槽212自 对准的方式形成。由于该自对准，可W补偿源极或漏极接触沟槽321、322对于栅极沟槽212 的覆盖变化(overlay variation)。特别地，在一边，可W避免源极区域201和栅电极210或 者漏极区域205和栅电极210之间的短路。同时，改善了在源极/体结或体/漏极结处的渗杂 轮廓。结果，可W减小源极接触202或漏极接触206的金属与体区域220之间的接触电阻。
[0047] 形成半导体器件的起始点可W是半导体衬底100,其包括第一导电类型的第一层 130、第二导电类型的第二层140W及W高于第二层140的渗杂浓度渗杂并设置在第一层130 和第二层140之间的第二导电类型的掩埋层135。例如，可W通过注入步骤并赶进渗杂剂来 形成掩埋渗杂层135。可W通过在掩埋层135上方外延生长半导体材料来形成第二导电类型 的第二层140。渗杂有第一导电类型的阱区域150被限定在第二导电类型的第二层中。阱区 域150可W通过掩蔽离子注入工艺形成。如将容易理解的是，运些部分中的任何一个可W通 过不同的工艺形成。第二层140的暴露的水平表面部分和阱区域150的表面部分限定第一主 表面110。
[004引包括例如氧化娃层281和氮化娃层311的硬掩模层堆叠310可W形成在第一主表面 110上方。其后，栅极沟槽212可W用光刻方法被限定在第一主表面110内。例如，栅极沟槽可 W被刻蚀至约1至化m的深度。此外，相邻栅极沟槽212之间的距离dl可W是50至500皿。图3A 示出所得到的结构的示例的垂直横截面视图。此外，图3B示出所得到的结构的示例的水平 横截面视图。如所示，栅极沟槽212设置在距离dl处。多个栅极沟槽212沿第二方向（例如y方 向）布置。此外，栅极沟槽212在第一方向（例如X方向）上延伸。
[0049] 在下一步骤中，渗杂的娃酸盐玻璃层可W形成在栅极沟槽212中。例如，渗杂的玻 璃层312可W包括神娃酸盐玻璃或憐娃酸盐玻璃。
[0050] 图4A和4B示出所得到的结构的示例的横截面视图。如示出垂直横截面视图的图4A 中所示的，渗杂的玻璃层312填充栅极沟槽212并且形成在硬掩模层堆叠311上方。
[0051] 其后，执行另外的光刻W便限定沟道区域。更详细地，渗杂的玻璃层312的多个部 分被光致抗蚀剂材料覆盖，留下栅极沟槽212的中央部分未被覆盖。然后，使用该图案化的 光致抗蚀剂层作为刻蚀掩模，执行刻蚀步骤W便从栅极沟槽212的中央部分去除渗杂的玻 璃。结果，当垂直于第一方向观看时，渗杂的娃玻璃保持邻近于沟槽的右手侧壁和栅极沟槽 212的左手侧壁。然后，执行热处理步骤。例如，运可W在约900至Iioor的溫度下长达约1至 60秒来完成。结果，渗杂的玻璃层312中包括的渗杂剂扩散到阱区域150中W形成源极连接 部分20化和漏极连接部分20加。源极连接部分20化可W设置成邻近于栅极沟槽212的左手 侧壁。而且，漏极连接部分可W设置成邻近于栅极沟槽212的右手侧壁。源极连接部分201b 的一部分延伸到栅极沟槽212的下面。而且，漏极连接部分的一部分延伸到栅极沟槽212的 下面。
[0052] 图5A示出所得到的结构的示例。此外，图5B示出所得到的结构的示例的水平横截 面视图。如所示，设置源极连接部分201bW便围绕栅极沟槽212的左手侧。同样地，设置漏极 连接部分W便围绕栅极沟槽212的右手侧。分配给相邻栅极沟槽212的源极连接部分20化互 相不接触。渗杂的阱区域150的一部分设置在相邻连接部分20化之间。
[0053] 其后，介电层可W形成在栅极沟槽212的侧壁和底侧上。其后，渗杂的多晶娃可W 形成在栅极沟槽212中。其后，栅电极210可W被图案化。例如，运可W通过执行光刻工艺、之 后是刻蚀步骤来完成。可替换地，运可W通过CMP("化学机械抛光"）步骤来完成。
[0054] 图6A和6B示出所得到的结构的示例的横截面视图。如示出垂直横截面视图的图6A 中所示的，栅电极210设置在栅极沟槽212中。栅电极210通过栅极介电层211与相邻的衬底 材料绝缘。图6B示出贯穿多个栅极沟槽212的水平横截面视图。
[0055] 在接下来的步骤中，用于接触晶体管和第二导电类型的第二层140的接触沟槽被 限定。例如，运可W通过在该结构上方形成另外的硬掩模层282W便覆盖栅电极210来完成。 其后，用于限定源极接触、漏极接触和衬底接触的接触沟槽321、322、323可W被限定。例如， 源极接触沟槽321可W延伸到大于0.5X栅极沟槽的深度的深度。漏极接触沟槽322可W延 伸到与源极接触沟槽321类似的深度。
[0056] 图7A示出所得到的结构的垂直横截面视图。如所示，源极接触沟槽321、漏极接触 沟槽322形成在阱区域150中。此外，衬底接触沟槽323设置在第二导电类型的第二层140中。 图7B示出水平横截面视图。如所示，源极沟槽321、漏极接触沟槽322和衬底接触沟槽323中 的每一个沿第二方向（例如y方向）延伸。
[0057] 其后，执行渗杂步骤W便完成源极区域201、漏极区域205、衬底接触291并且用于 进一步限定体接触225。例如，运可W包括利用第二导电类型(例如n+)的渗杂剂执行离子注 入步骤。根据实施例，运可W是倾斜离子注入步骤W便渗杂源极接触沟槽321、漏极接触沟 槽322和衬底接触沟槽323的侧壁。结果，将利用第二导电类型的渗杂剂渗杂邻近于运些沟 槽中的任何一个的衬底材料的侧壁。此外，可W执行光刻步骤W覆盖漏极接触沟槽322和衬 底接触沟槽332。其后，可W执行垂直注入步骤用于在源极接触沟槽321的底侧处限定体接 触225。然后，可W例如在约900至Iioor下执行热处理(例如，快速热退火步骤)长达约1至 60秒，W便完成渗杂工艺。
[005引图8A示出所得到的结构的垂直横截面视图。如所示，第二导电类型的渗杂部分设 置成邻近于沟槽32U322和323的侧壁。而且，体接触部分225形成在源极接触沟槽321的底 部部分处。体接触部分225设置成与第一导电类型的阱区域150电接触和物理接触。图8B示 出所得到的结构的水平横截面视图。
[0059]其后，导电材料可W填充在源极接触沟槽321、漏极接触沟槽322和衬底接触沟槽 323的每一个中。例如，Ti/Ti啡且挡层可W形成在运些沟槽的任何一个中，之后是沉积鹤的 步骤。如显然将理解的是，替换材料可W用于限定源电极、漏电极和衬底接触的导电材料。 结果，获得图2A和2B中所示的结构。
[0060] 图9A-11B示出开始于图5A和5B中所示的结构的该工艺的修改。在执行热处理步骤 W便将渗杂剂扩散到阱区域150中之后，将渗杂氧化物312的剩余部分从栅极沟槽212完全 去除并且执行清洁步骤。其后，栅极介电层211被形成为邻近于栅极沟槽212的侧壁和底侧， 之后是将多晶娃填充到栅极沟槽212中的步骤。然后，多晶娃被图案化W形成栅电极210。例 如，运可W使用光刻步骤、之后是刻蚀工艺来完成。可替换地，可W执行CMP步骤。
[0061] 图9A和9B示出所得到的结构的示例的横截面视图。其后，一个或多个源极接触沟 槽321、漏极接触沟槽322和衬底接触沟槽323可W W与已经参考图7A和7B所讨论的类似的 方式形成。
[0062] 图IOA和IOB示出所得到的结构的横截面视图。其后，可W执行渗杂工艺W便完成 源极区域201、漏极区域205和衬底接触291。而且，执行渗杂工艺W便限定体接触225。可W W与已经参考图8A和8B所讨论的类似的方式执行渗杂工艺。
[0063] 结果，可W获得图IlA和IlB中所示的结构。如所示，源极区域201设置成邻近于源 极沟槽321的侧壁。此外，漏极区域205设置成邻近于漏极接触沟槽322的侧壁。衬底接触291 设置在衬底接触沟槽323的侧壁处。体接触225设置成邻近于源极接触沟槽321的底侧。其 后，导电材料可W W与上面已经讨论的类似的方式填充在源极接触沟槽321、漏极接触沟槽 322和衬底接触沟槽323中。结果，可W获得图2A和2B中所示的结构。
[0064] 图12概括了根据实施例的用于制造半导体器件的方法。
[0065] 如所示，一种在具有第一主表面的半导体衬底中制造半导体器件的方法包括:形 成源极区域(S100)、形成漏极区域(S110)、形成体区域(S120)W及在体区域处形成栅电极 (S130)，栅电极被配置用于控制形成在体区域中的沟道的导电性，栅电极形成在栅极沟槽 中，体区域被形成为沿源极区域和漏极区域之间的第一方向设置，第一方向平行于第一主 表面，体区域具有沿第一方向延伸的第一脊形状，体区域邻近于源极区域和漏极区域。该方 法进一步包括形成源极接触（SHO)W及形成体接触（S150)，源极接触电连接到源极端子， 体接触被形成为电连接到源极接触和体区域。即使图12指示了不同的单个工艺的具体顺 序，但显然将理解的是可W通过重新排列所述单个工艺来修改该顺序。另外的几个工艺可 W通过联合处理方法被同时执行。
[0066] 本文描述的半导体器件1包括可W并联连接的多个单个场效应晶体管200。例如， 该多个并联的晶体管200可W包括设置在源极接触沟槽321中的公共源极接触或电极202和 设置在漏极接触沟槽322中的公共漏极接触或电极206。单个晶体管的图案可W沿第一和第 二方向被重复和镜像。
[0067] 根据实施例的半导体器件可W适当地用作低电压功率开关或晶体管，例如用作低 欧姆低电压开关。例如，术语"低电压"可W指的是约10至15V的源极-漏极电压。根据具体应 用，用于切换阵列的单个元件的集成电路可W包括根据实施例的半导体器件。例如，可WW 可比较低的电压相互独立地驱动所述单个元件。
[0068] 图13示出用于切换与电流调节器50串联连接的LED("发光二极管"巧1的阵列的集 成电路的等效电路图。例如，运种LED 51的正向电压可W是约1.4 V至约6 V，并且电流可W 高达1.5A。单个LED 51可W通过开关52被相互独立地驱动。开关52可W包括根据实施例的 半导体器件。
[0069] 尽管上面已经描述了本发明的实施例，但是显然可W实施另外的实施例。例如，另 外的实施例可W包括权利要求中叙述的特征的任何子组合或上面给出的示例中描述的元 件的任何子组合。因此，所附权利要求的该精神和范围不应局限于本文包含的实施例的描 述。
【主权项】
1. 一种半导体器件，包括在具有第一主表面（110)的半导体衬底（100)中的场效应晶体 管(200)的阵列，所述场效应晶体管(200)的阵列包括： 源极接触沟槽(321)和漏极接触沟槽（322)，其均在平行于第一表面的第二方向上伸 展，在所述源极接触沟槽(321)中的导电材料形成源极接触(202)并且在所述漏极接触沟槽 (322)中的导电材料形成漏极接触（206)，所述源极接触沟槽（321)和所述漏极接触沟槽 (322)形成在第一主表面(110)内； 在所述源极接触沟槽(321)和所述漏极接触沟槽(322)之间延伸的体区域(220)和栅电 极结构(210)，所述栅电极结构(210)和所述体区域(220)沿第二方向以交替方式布置， 电连接到所述源极接触沟槽(321)中的导电材料并邻近于所述体区域(220)的源极区 域(201)和直接邻近于所述漏极接触(206)并电连接到所述漏极接触沟槽(322)中的导电材 料并且直接邻近于所述体区域(220)的漏极区域(205)，和 邻近于所述源极接触沟槽(321)并电连接到所述源极接触沟槽(321)中的所述导电材 料的体接触(225)。2. 根据权利要求1所述的半导体器件（1)，其中所述体接触（225)设置在所述源极接触 沟槽(321)之下。3. 根据权利要求1或2所述的半导体器件，其中所述源极接触（202)在深度方向上在半 导体衬底(100)中延伸到至少0.5X所述栅极沟槽(212)的深度。4. 根据权利要求1-3中的任一项所述的半导体器件，其中所述半导体衬底（100)包括第 一导电类型的第一层（130)、在所述第一层（130)上方成层的第二导电类型的第二层（140) 以及形成在所述第二层（140)中的第一导电类型的阱区域(150)。5. 根据权利要求4所述的半导体器件，其中所述场效应晶体管(200)形成在所述阱区域 (150 冲。6. 根据权利要求4或5所述的半导体器件，进一步包括设置在所述第一半导体层（130) 和第二半导体层（140)之间的第二导电类型的掩埋层。7. 根据前面权利要求中的任一项所述的半导体器件，其中脊的宽度dl满足:dl > 2 X ld，其中Id表示形成在栅极介电层(211)和沟道区域(220)之间的界面处的耗尽区的长度。8. 根据前面权利要求中的任一项所述的半导体器件，其中所述源极区域(201)包括与 所述体部分(220)接触的源极连接部分(201b)，所述源极连接部分(201)邻近于所述栅极沟 槽（212)。9. 根据前面权利要求中的任一项所述的半导体器件，可操作为低电压功率晶体管。10. -种包括根据前面权利要求中的任一项所述的半导体器件（1)的集成电路。11. 根据权利要求10所述的集成电路，被配置成独立地切换元件阵列的单个元件。12. -种在具有第一主表面(110)的半导体衬底(100)中制造半导体器件的方法，包括： 形成源极区域(201); 形成漏极区域(205); 形成体区域(220); 以及在所述体区域（220)处形成栅电极(210)，所述栅电极（210)被配置用于控制形成 在所述体区域(220)中的沟道的导电性，所述栅电极(210)形成在所述栅极沟槽(212)中， 所述体区域(220)被形成为沿所述源极区域(201)和所述漏极区域(205)之间的第一方 向设置，所述第一方向平行于所述第一主表面，所述体区域(220)具有沿第一方向延伸的第 一脊形状，所述体区域直接邻近于所述源极区域(201)并直接邻近于所述漏极区域(205)， 所述方法进一步包括形成源极接触、漏极接触(206)和体接触，所述源极接触电连接到 源极端子，所述体接触被形成为电连接到所述源极接触和所述体区域，所述漏极区域(205) 被形成为直接邻近于所述漏极接触。13. 根据权利要求12所述的方法，其中相对于所述栅极沟槽自对准执行形成所述源极 区域(201)和所述漏极区域(205)中的至少一个。14. 根据权利要求13所述的方法，其中形成所述源极区域(201)和所述漏极区域（205) 中的至少一个包括在所述栅极沟槽中形成掺杂材料、之后是热处理。15. 根据权利要求12-14中的任一项所述的方法，进一步包括在所述第一主表面内形成 接触沟槽(321，322, 323)，所述接触沟槽(321，322, 323)在垂直于第一方向的第二方向 上延伸。16. 根据权利要求15所述的方法，进一步包括掺杂邻近于所述接触沟槽（321，322， 323)的所述衬底材料的侧壁的步骤。17. 根据权利要求15或16所述的方法，进一步包括掺杂所述源极接触沟槽(321)的底侧 以便形成所述体接触的步骤。18. -种半导体器件（1)，包括在具有第一主表面（110)的半导体衬底（100)中的场效应 晶体管(200)，其包括： 源极区域(201); 漏极区域(205); 体区域(220); 以及在所述体区域（220)处的栅电极(210)，所述栅电极（210)被配置用于控制形成在 所述体区域(220)中的沟道的导电性，所述栅电极(210)设置在所述栅极沟槽(212)中， 所述体区域(220)沿所述源极区域(201)和所述漏极区域（205)之间的第一方向设置， 所述第一方向平行于所述第一主表面，所述体区域(220)具有沿第一方向延伸的脊形状，所 述体区域直接邻近于所述源极区域(201)并直接邻近于所述漏极区域(205)， 所述半导体器件（1)进一步包括源极接触（202)、漏极接触（206)和体接触（225)，所述 源极接触(20 2 )电连接到源极端子(271 )，所述体接触(22 5 )与所述源极接触(20 2 )接触并电 连接到所述体区域(220)，所述漏极区域(205)直接邻近于所述漏极接触(206)。19. 根据权利要求18所述的半导体器件，其中所述源极接触(202)设置在所述半导体衬 底中邻近于所述源极区域(201)。20. 根据权利要求18或19所述的半导体器件（1)，其中所述体接触（225)设置在所述源 极接触(202)之下。
【文档编号】H01L29/78GK106098774SQ201610275889
【公开日】2016年11月9日
【申请日】2016年4月29日 公开号201610275889.3, CN 106098774 A, CN 106098774A, CN 201610275889, CN-A-106098774, CN106098774 A, CN106098774A, CN201610275889, CN201610275889.3
【发明人】A.迈泽, T.施勒泽
【申请人】英飞凌科技股份有限公司