半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本公开涉及半导体器件。一种半导体器件包括：栅结构，其在衬底上在第二方向上延伸；源/漏层，设置于衬底的在交叉第二方向的第一方向上与栅结构相邻的部分上；第一导电接触插塞，在栅结构上；以及第二接触插塞结构，其设置在源/漏层上。第二接触插塞结构包括第二导电接触插塞和绝缘图案，第二导电接触插塞和绝缘图案沿第二方向设置并且彼此接触。第一导电接触插塞和绝缘图案在第一方向上彼此相邻。第一和第二导电接触插塞彼此间隔开。
【专利说明】
半导体器件
技术领域
[0001]示例性实施方式涉及半导体器件以及制造该半导体器件的方法。更具体地，示例性实施方式涉及包括接触插塞的半导体器件以及制造该半导体器件的方法。
【背景技术】
[0002]在逻辑器件中，接触插塞可以接触栅电极的顶表面或衬底的有源区上的源/漏层。短路可以在接触在一方向上延伸的栅电极的顶表面的第一接触插塞与接触源/漏层的第二接触插塞之间产生。短路是允许电流沿着意料之外的路径行进的电路。然而，此短路的存在可以使逻辑器件的集成度降低。

【发明内容】

[0003]本发明构思的至少一个实施方式提供一种具有提高的集成度的半导体器件。
[0004]本发明构思的至少一个实施方式提供一种制造具有提高的集成度的半导体器件的方法。
[0005]根据本发明构思的一实施方式，提供一种半导体器件。该半导体器件包括:栅结构，在衬底上在第二方向上延伸;源/漏层，设置在衬底的在交叉第二方向的第一方向上与栅结构相邻的部分上;第一导电接触插塞，设置在栅结构上；以及第二接触插塞结构，设置在源/漏层上。第二接触插塞结构包括第二导电接触插塞和绝缘图案，第二导电接触插塞和绝缘图案沿第二方向设置并且彼此接触。第一导电接触插塞和绝缘图案在第一方向上彼此相邻。第一和第二导电接触插塞彼此间隔开。
[0006]在一示例性实施方式中，半导体器件还包括设置在源/漏层上的金属硅化物图案，其中第二接触插塞接触金属硅化物图案的上表面。
[0007]在一示例性实施方式中，金属硅化物图案形成在源/漏层的整个上表面上，并且第二导电接触插塞接触金属硅化物图案的一部分的上表面。
[0008]在一示例性实施方式中，第一导电接触插塞和绝缘图案彼此接触。
[0009]在一示例性实施方式中，半导体器件还包括设置于栅结构的朝第一方向的侧壁上的栅间隔物，其中第二接触插塞结构接触栅间隔物的外侧壁。
[0010]在一示例性实施方式中，半导体器件还包括顺序地层叠在源/漏层和第二接触插塞结构之间的金属硅化物图案和导电图案结构，其中金属硅化物图案的一部分的上表面以及导电图案结构的顶表面接触第二接触插塞结构。
[0011]在一示例性实施方式中，金属硅化物图案设置在凹槽的内壁上，凹槽在源/漏层上，并且导电图案结构填充金属硅化物图案上凹槽的剩余部分。
[0012]在一示例性实施方式中，导电图案结构包括第一导电图案和覆盖第一导电图案的底部和侧壁的第一阻挡图案。
[0013]在一示例性实施方式中，第一导电图案包括钨，第一阻挡图案包括钛氮化物。
[0014]在一示例性实施方式中，该半导体器件还包括设置于栅结构的朝第一方向的侧壁上的栅间隔物，其中第二接触结构不接触栅间隔物的外侧壁。
[0015]在一示例性实施方式中，绝缘图案包括低k电介质材料。
[0016]在一示例性实施方式中，第一导电接触插塞包括第二导电图案以及覆盖第二导电图案的底部和侧壁的第二阻挡图案，其中第二导电接触插塞包括第三导电图案以及覆盖第三导电图案的底部和侧壁的第三阻挡图案。
[0017]在一示例性实施方式中，第二和第三导电图案包括钨，第二和第三阻挡图案包括钛氮化物。
[0018]在一示例性实施方式中，半导体器件还包括:设置在衬底上的隔离图案；以及从衬底突出的有源鳍，其中有源鳍的下侧壁被隔离图案覆盖。
[0019]在一示例性实施方式中，多个有源鳍形成为在第二方向上彼此间隔开，其中源/漏层共同地接触所述多个有源鳍当中的多个第一有源鳍，第一有源鳍在第二方向上彼此相邻。
[0020]在一示例性实施方式中，多个源/漏层在第二方向上在衬底上彼此间隔开，其中第二接触插塞结构垂直地重叠源/漏层中的每个，第一导电接触插塞设置于栅结构上在第一方向上邻近第二接触插塞结构，第一导电接触插塞和第二接触插塞结构没有设置于第二方向上彼此间隔开的源/漏层中的相邻源/漏层之间。
[0021]在一示例性实施方式中，半导体器件还包括设置在衬底上的隔离图案，其中衬底通过隔离图案被划分成有源区和场区，多个有源区在第二方向上彼此间隔开。
[0022]在一示例性实施方式中，源/漏层设置于第二方向上彼此间隔开的有源区中的相邻有源区上，其中第一导电接触插塞和第二接触插塞结构垂直地重叠有源区中的每个，并且没有设置于第二方向上彼此间隔开的有源区中的相邻有源区之间的场区上。
[0023]在一示例性实施方式中，源/漏层包括掺杂的单晶硅、掺杂的单晶碳化硅或掺杂的单晶娃-锗。
[0024]在一示例性实施方式中，栅结构包括栅电极以及覆盖栅电极的底部和侧壁的栅绝缘图案。
[0025]在一示例性实施方式中，栅电极包括金属，栅绝缘图案包括高k电介质材料。
[0026]在一示例性实施方式中，半导体器件还包括设置于衬底与栅绝缘图案之间的包括氧化物的界面图案。
[0027]在一示例性实施方式中，第一和第二方向以直角彼此交叉。
[0028]根据本发明构思的一示例性实施方式，提供一种半导体器件。该半导体器件包括多个第一有源鳍组、栅结构、多个源/漏层、金属硅化物图案、第二导电接触插塞、以及第一导电接触插塞。所述多个第一有源鳍组在第二方向上以第二距离彼此间隔开，每个第一有源鳍组包括在第二方向上以小于第二距离的第一距离彼此间隔开的多个第一有源鳍。每个第一有源鳍从衬底突出并且在基本上垂直于第二方向的第一方向上延伸。栅结构在第二方向上延伸并且设置在衬底的具有第一有源鳍组的部分上。所述多个源/漏层在第二方向上彼此间隔开，并且每个源/漏层设置在每个第一有源鳍组的邻近栅结构的部分上。金属硅化物图案设置在每个源/漏层上。第二导电接触插塞接触金属硅化物图案的第一部分的上表面。第一导电接触插塞接触栅结构的在第一方向上邻近每个源/漏层的部分的上表面，并且与第二导电接触插塞间隔开。
[0029]在一示例性实施方式中，半导体器件还包括接触金属硅化物图案的第二其它部分的上表面的绝缘图案，其中绝缘图案和第二导电接触插塞沿第二方向设置并且彼此接触。
[0030]在一示例性实施方式中，半导体器件还包括设置在金属硅化物图案和第二接触插塞结构之间的导电图案结构，其中第二接触插塞结构包括该第二导电接触插塞和该绝缘图案。
[0031]在一示例性实施方式中，导电图案结构包括第一导电图案以及覆盖第一导电图案的底部和侧壁的第一阻挡图案。
[0032]在一示例性实施方式中，绝缘图案包括低k电介质材料。
[0033]在一示例性实施方式中，半导体器件还包括设置在栅结构的朝第一方向的侧壁上的栅间隔物，其中第二接触插塞结构接触栅间隔物的外侧壁。
[0034]在一示例性实施方式中，半导体器件还包括设置在栅结构的朝第一方向的侧壁上的栅间隔物，其中第二接触插塞结构不接触栅间隔物的外侧壁。
[0035]在一不例性实施方式中，第一和第二导电接触插塞的顶表面和绝缘图案的顶表面基本上彼此共面。
[0036]在一不例性实施方式中，第一和第二导电接触插塞包括基本上相同的材料。
[0037]在一示例性实施方式中，半导体器件还包括在衬底上覆盖每个有源鳍的下侧壁的隔离图案，其中栅结构设置在第一有源鳍和隔离图案上。
[0038]在一示例性实施方式中，多个栅结构设置在衬底上并且在第一方向上彼此间隔开，每个源/漏层设置于每个第一有源鳍组的在栅结构之间的部分上。
[0039]在一示例性实施方式中，每个源/漏层包括掺杂的单晶硅、掺杂的单晶碳化硅或掺杂的单晶硅-锗。
[0040]根据本发明构思的一示例性实施方式，提供一种半导体器件。该半导体器件包括有源区、栅结构、源/漏层、金属硅化物图案、第二导电接触插塞、以及第一导电接触插塞。有源区由设置在衬底上的隔离图案限定，并且在第一方向上延伸。栅结构设置在有源区和隔离图案上并且在基本上垂直于第一方向的第二方向上延伸。源/漏层设置于有源区的与栅结构的朝第一方向的侧壁相邻的部分上。金属硅化物图案设置在源/漏层上。第二导电接触插塞接触金属硅化物图案的第一部分的上表面。第一导电接触插塞接触栅结构的垂直地重叠有源区的部分的顶表面，并且与第二导电接触插塞间隔开。
[0041]在一示例性实施方式中，半导体器件还包括接触金属硅化物图案的第二其它部分的上表面的绝缘图案，其中绝缘图案和第二导电接触插塞沿第二方向排列并且彼此接触。第二导电接触插塞和绝缘图案可以形成第二接触插塞结构。
[0042]在一示例性实施方式中，半导体器件还包括设置在金属硅化物图案和第二接触插塞结构之间的导电图案结构。
[0043]在一不例性实施方式中，第一和第二导电接触插塞的顶表面和绝缘图案的顶表面基本上彼此共面。
[0044]在一示例性实施方式中，多个有源区在衬底上在第二方向上彼此间隔开，其中第一和第二导电接触插塞没有设置于第二方向上彼此间隔开的有源区之间。
[0045]根据本发明构思的一示例性实施方式，提供一种制造半导体器件的方法。该方法包括:在衬底上形成在第二方向上延伸的虚设栅结构；在衬底的在交叉第二方向的第一方向上邻近虚设栅结构的部分上形成源/漏层；以栅结构替代虚设栅结构;在栅结构的一部分的顶表面上形成第一导电接触插塞；以及在源/漏层上形成第二接触插塞结构。第二接触插塞结构包括在第二方向上排列并且彼此接触的第二导电接触插塞和绝缘图案。第一导电接触插塞和绝缘图案在第一方向上彼此相邻，并且第一和第二导电接触插塞彼此间隔开。
[0046]在一示例性实施方式中，在用栅结构替换虚设栅结构之后，在源/漏层上形成金属硅化物图案，其中第二接触插塞结构接触金属硅化物图案的上表面。
[0047]在一示例性实施方式中，金属硅化物图案的形成包括:在衬底上形成绝缘中间层以覆盖栅结构和源/漏层;形成第一开口以暴露源/漏层的上表面;在源/漏层的暴露的上表面、第一开口的侧壁以及绝缘中间层上形成金属层；以及执行热处理工艺使得金属层和源/漏层的暴露的上表面彼此反应以形成金属硅化物图案。
[0048]在一示例性实施方式中，在形成金属层之后，该方法包括:在金属层上形成第一阻挡层；以及在第一阻挡层上形成第一导电层以填充第一开口的剩余部分，其中在形成第一导电层之后执行该热处理工艺。
[0049]在一示例性实施方式中，在执行热处理工艺之后，该方法包括去除第一导电层以及第一阻挡层。
[0050]在示例性实施方式中，第一导电层和第一阻挡层被部分地去除，使得顺序层叠的第一阻挡图案和第一导电图案保留在金属硅化物图案上。
[0051]在示例性实施方式中，在形成金属硅化物图案之后，该方法包括:在金属硅化物图案和绝缘中间层上形成绝缘层以填充第一开口；部分地去除绝缘层以形成部分地暴露金属硅化物图案的上表面的第二开口；在金属硅化物图案的暴露的上表面、绝缘中间层和绝缘层上形成牺牲层以填充第二开口；以及部分地去除牺牲层、绝缘层和绝缘中间层以形成部分地暴露栅结构的所述部分的顶表面的第三开口。
[0052]在一不例性实施方式中，第一导电接触插塞在栅结构的所述部分的顶表面上的形成以及第二接触插塞结构在源/漏层上的形成包括:去除牺牲层以再次形成暴露金属硅化物图案的一部分的上表面的第二开口；在金属硅化物图案的所述部分的暴露的上表面、栅结构的所述部分的暴露的顶表面以及第二和第三开口的内壁上形成第二阻挡层；以及在第二阻挡层上形成第二导电层以填充第二和第三开口的剩余部分。
[0053]在一示例性实施方式中，第二导电层、第二阻挡层和绝缘层被平坦化，使得第一导电接触插塞形成在栅结构的所述部分的顶表面上，以及第二接触插塞结构形成在金属硅化物图案的所述部分的上表面上。在此实施方式中，第一导电接触插塞包括顺序地层叠的第二阻挡图案和第二导电图案。在此实施方式中，第二接触插塞结构包括绝缘图案和第二导电接触插塞。在此实施方式中，第二导电接触插塞具有顺序地层叠的第三阻挡图案和第三导电图案，其中绝缘图案和第二导电接触插塞在第二方向上排列。
[0054]在一示例性实施方式中，在形成虚设栅结构之后，该方法包括在栅结构的朝第一方向的侧壁上形成栅间隔物，其中第二接触插塞结构形成为接触栅间隔物的外侧壁。
[0055]在一示例性实施方式中，在虚设栅结构形成在衬底上之前，该方法包括:在衬底上形成沟槽以形成从衬底突出的有源鳍；以及在衬底上形成隔离图案以部分地填充该沟槽并且覆盖有源鳍的下侧壁。在此实施方式中，虚设栅结构形成在有源鳍和隔离图案上。
[0056]在一示例性实施方式中，有源鳍的形成包括形成在第二方向上彼此间隔开的多个有源鳍。在一示例性实施方式中，源/漏层的形成包括:形成源/漏层以共同地接触所述多个有源鳍当中的多个第一有源鳍，其中第一有源鳍在第二方向上彼此相邻。
[0057]在一示例性实施方式中，源/漏层的形成包括形成在第二方向上彼此间隔开的多个源/漏层，其中第二接触插塞结构形成为垂直地重叠每个源/漏层，第一导电接触插塞形成于栅结构上在第一方向上邻近第二接触插塞结构，第一导电接触插塞和第二接触插塞结构没有形成于在第二方向上彼此间隔开的源/漏层之间。
[0058]在一示例性实施方式中，在虚设栅结构形成在衬底上之前，该方法包括在衬底上形成隔离图案，使得衬底被划分成有源区和场区，多个有源区被形成为在第二方向上彼此间隔开。在一示例性实施方式中，源/漏层的形成包括分别在有源区上形成多个源/漏层，其在第二方向上彼此间隔开。第一导电接触插塞和第二接触插塞结构垂直地重叠每个有源区，并且不是形成于在第二方向上彼此间隔开的有源区之间。
[0059]在一示例性实施方式中，第一和第二方向以直角彼此交叉。
[0060]根据本发明构思的一示例性实施方式，提供一种制造半导体器件的方法。该方法包括在衬底上形成沟槽和隔离图案从而形成以第二距离彼此间隔开的多个第一有源鳍组。每个第一有源鳍组包括在第二方向上以小于第二距离的第一距离彼此间隔开的多个第一有源鳍。每个第一有源鳍从衬底突出并且在实质上垂直于第二方向的第一方向上延伸。每个第一有源鳍的下侧壁被隔离图案覆盖。该方法包括:在第一有源鳍组和隔离图案上形成在第二方向上延伸的虚设栅结构;在每个第一有源鳍组的邻近栅结构的部分上形成源/漏层；用栅结构代替虚设栅结构;在源/漏层上形成金属硅化物图案;形成第二导电接触插塞和第一导电接触插塞。第二导电接触插塞接触金属硅化物图案的一部分的上表面，第一导电接触插塞接触在第一方向上邻近源/漏层的栅结构的第一部分的上表面。第一导电接触插塞与第二导电接触插塞间隔开。
[0061]在一示例性实施方式中，在形成金属硅化物图案之后，形成接触金属硅化物图案的第二其它部分的上表面的绝缘图案，其中绝缘图案的侧壁接触第二导电接触插塞的侧壁。第二导电接触插塞和绝缘图案可以构成第二接触插塞结构。
[0062]在一示例性实施方式中，在形成绝缘图案之前，在金属硅化物图案上形成导电图案结构。
[0063]根据本发明构思的一示例性实施方式，提供一种半导体器件，该半导体器件包括栅电极、源电极、漏电极、第一至第三导电接触插塞、以及第一和第二绝缘图案。栅电极设置在衬底上并且在第二方向上延伸。源电极设置在衬底上邻近栅电极的朝交叉第二方向的第一方向的第一侧。漏电极设置在衬底上邻近栅电极的朝第一方向的第二侧。第一导电接触插塞设置在栅电极上。第二导电接触插塞设置在源电极上并且在第二方向上与第一导电接触插塞间隔开。第三导电接触插塞设置在漏电极上并且在第二方向上与第一导电接触插塞间隔开。第一绝缘图案设置在源电极上，第一绝缘图案和第二导电接触插塞沿第二方向排列并且彼此接触;第二绝缘图案设置在漏电极上，第二绝缘图案和第三导电接触插塞沿第二方向排列并且彼此接触。
[0064]在一实施方式中，第二导电接触插塞与第一和第三导电接触插塞间隔开。
[0065]在一实施方式中，半导体器件包括设置在源电极上和漏电极上的金属硅化物图案。
[0066]根据至少一个实施方式的半导体器件可以包括金属硅化物图案，该金属硅化物图案形成在共同地形成在每个第一有源鳍组中包括的多个第一有源鳍上的源/漏层的整个上表面上，因而金属硅化物图案与第一和第二导电接触插塞之间的接触电阻可以降低。在一实施方式中，第一和第二导电接触插塞形成为重叠其中形成第一有源鳍组中的一个的区域，并且不形成于第二方向上彼此间隔开的第一有源鳍组中的相邻第一有源鳍组之间的区域上。因此，半导体器件可具有提高的集成度。
【附图说明】
[0067]由结合附图的以下详细描述，本发明构思的示例性实施方式将被更清楚地理解。
[0068]图1A、图1B和图2至5是示出根据本发明构思的示例实施方式的半导体器件的平面图和截面图。
[0069]图6至50是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的多个阶段的平面图和截面图。
[0070]图51至55是示出根据本发明构思的示例性实施方式的半导体器件的平面图和截面图。
[0071]图56至62是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的多个阶段的平面图和截面图。
[0072]图63至67是示出根据本发明构思的示例性实施方式的半导体器件的平面图和截面图。
[0073]图68至77是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的多个阶段的平面图和截面图。
[0074]图78至82是示出根据本发明构思的示例性实施方式的半导体器件的平面图和截面图。
【具体实施方式】
[0075]在下文中将参考附图更全面地描述本发明构思，在附图中示出了本发明构思的示例性实施方式。然而，本发明构思可以以许多不同的形式实施且不应被解释为限于在此阐述的示例性实施方式。而是，这些示例性实施方式被提供使得本描述将全面和完整，并且将向本领域技术人员充分传达本发明构思的范围。在图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。
[0076]将被理解，当一元件或层被称为“在”另一元件或层“上”、或“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、或直接连接或联接到所述另一元件或层，或者可以存在居间元件或层。相同的附图标记始终指代相同的元件。当在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清晰地另行表示。
[0077]在此参考截面图描述示例性实施方式，所述截面图是理想化的示例实施方式(和中间结构)的示意性图示。这样，作为例如制造技术和/或公差的结果的相对于图示的形状的改变将在意料之中。因而，示例性实施方式不应被解释为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状上的偏差。例如，被示为矩形的注入区通常将在其边缘具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可以导致埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，图中示出的区域本质上是示意性的，其形状不旨在限制本发明构思的范围。
[0078]图1A、图1B和图2至5是示出根据本发明构思的示例性实施方式的半导体器件的平面图和截面图。具体地，图1A和IB是示出半导体器件的平面图，图2至5是示出半导体器件的截面图。
[0079]图2是沿图1B的线A-A’截取的截面图，图3是沿图1B的线B-B’截取的截面图，图4是沿图1B的线C-C’截取的截面图，图5是沿图1B的线D-D’截取的截面图。图1B是图1A的区域X的放大平面图，并且为了避免复杂，图1A仅显示有源鳍、栅结构、栅间隔物和源/漏层。在下文中，将参考区域X的图说明半导体器件以及制造半导体器件的方法。
[0080]参考图1A、图1B和图2至5，半导体器件包括在衬底100上的栅结构270、源/漏层210、第一导电接触插塞432和第二接触插塞结构。半导体器件还包括有源鳍105、栅间隔物180、鳍间隔物190、栅掩模280、金属硅化物图案340、以及第一绝缘中间层220和第二绝缘中间层290。
[0081 ]衬底100可以包括半导体材料(例如硅、锗、硅锗等)或II1-V族半导体化合物(例如GaP、GaAs、GaSb等)。在一实施方式中，衬底100是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
[0082]在一实施方式中，隔离图案130形成在衬底100上，因而其顶表面被隔离图案130覆盖的场区以及其顶表面没有被隔离图案130覆盖并且从隔离图案130的顶表面突出的有源区被限定在衬底100中。有源区可以是在其中形成具有向上突出的鳍状形状的有源鳍105的区域，场区可以是在其中没有形成有源鳍的区域。有源鳍105可以通过蚀刻衬底100的上部以在其上形成沟槽101和103(参见图8和9)来形成，因而可以从衬底100的其上形成沟槽101和103的其它部分向上突出。因此，有源鳍105可以包括与衬底100的材料基本上相同的材料。
[0083]在一示例性实施方式中，有源鳍105在基本上平行于衬底100的顶表面的第一方向上延伸，并且在基本上平行于衬底100的顶表面并且交叉第一方向的第二方向上形成多个有源鳍105。在一示例性实施方式中，第一和第二方向以直角彼此交叉，因而基本上彼此垂直。在下文中，所有图中的第一和第二方向可以图1A、图1B以及图2至5中的第一和第二方向那样被定义。
[0084]在一示例性实施方式中，有源鳍105当中的在第二方向上彼此相邻的第一有源鳍105形成第一有源鳍组，并且在第二方向上形成多个第一有源鳍组。图1A示出每个第一有源鳍组包括三个有源鳍105，然而本发明构思不限于此，因为每个第一有源鳍组可以包括任何数量的第一有源鳍105。在一示例性实施方式中，每个第一有源鳍组中包括的第一有源鳍105在第二方向上以第一距离Dl彼此间隔开，第一有源鳍组在第二方向上以大于第一距离Dl的第二距离D2彼此间隔开。
[0085]在一示例性实施方式中，有源鳍105包括顺序地叠置并且彼此一体地形成的下有源图案105b和上有源图案105a。如图2所示，下有源图案105b的侧壁被隔离图案130覆盖，上有源图案105a没有被隔离图案130覆盖，而是从隔离图案130的顶表面突出。隔离图案130可以包括氧化物(例如硅氧化物)。
[0086]栅结构270可以在有源鳍105和隔离图案130上在第二方向上延伸。在一示例性实施方式中，在第一方向上形成多个栅结构270。在一不例性实施方式中，栅结构270包括顺序层叠的栅绝缘图案250和栅电极260。栅结构270还可以包括位于有源鳍105和栅绝缘图案250之间的界面图案240。
[0087]在一示例性实施方式中，栅绝缘图案250形成在有源鳍105的上有源图案105a的顶表面和侧壁、隔离图案130的顶表面、栅间隔物180的内壁上，并且覆盖栅电极260的底部和侧壁。在其中形成界面图案240的实施方式中，界面图案240仅形成在有源鳍105的上有源图案105a的顶表面和侧壁上。在一示例性实施方式中，省略界面图案240。在一示例性实施方式中，界面图案240形成在有源鳍105的上有源图案105a的顶表面和侧壁、隔离图案130的顶表面、以及栅间隔物180的内壁上，并且栅绝缘图案250仅形成在界面图案240上。
[0088]界面图案240可以包括氧化物(例如硅氧化物)，栅绝缘图案250可以包括具有高介电常数的金属氧化物(例如铪氧化物、钽氧化物、锆氧化物等)，栅电极260可以包括具有低电阻的金属(例如铝、铜、钽等)或金属氮化物。或者，栅电极260可以包括掺杂的多晶硅。
[0089]栅间隔物180可以形成于栅结构270的在第一方向上彼此相对的侧壁上，鳍间隔物190可以形成在有源鳍105的上有源图案105a的在第二方向上彼此相对的侧壁上。栅间隔物180和鳍间隔物190可以包括氮化物(例如硅氮化物、硅氮氧化物、硅氧碳氮化物等)并且可以包括基本上相同的材料。因而，栅间隔物180和鳍间隔物190在栅间隔物180和鳍间隔物190彼此接触的区域彼此没有差别，并且可以彼此合并。
[0090]在一示例性实施方式中，栅掩模280在第二方向上延伸，并且覆盖栅结构270的顶表面。在一不例性实施方式中，在第一方向上形成多个栅掩模280。虽然栅掩模280在图5中被示为覆盖栅间隔物180的顶表面，但是本发明构思不限于此。例如，在一示例性实施方式中，栅间隔物180的顶表面不被栅掩模280覆盖，反而被暴露。
[0091]源/漏层210可以形成在有源鳍105的在第一方向上邻近栅结构270的部分上。在一示例性实施方式中，源/漏层210填充第一凹槽200(参见图18至20)，第一凹槽200形成于第一方向上彼此间隔开的栅结构270之间有源鳍105的上部上，并且第一凹槽200的侧壁由鳍间隔物190的内侧壁限定。第一凹槽200可以通过部分地去除上有源图案105a和/或下有源图案105b而形成，源/漏层210可以不仅填充第一凹槽200而且向上生长(例如延伸)以接触栅间隔物180的一部分。源/漏层210可以越过鳍间隔物190在垂直方向和水平方向两者上生长(例如延伸)，并且可具有沿第二方向截取的其形状可以是五边形或六边形的横截面。
[0092]在一示例性实施方式中，在第二方向上分别以第一距离Dl彼此间隔开的第一有源鳍105上成对的源/漏层210可以生长(例如延伸)为彼此合并。因而，在每个第一有源鳍组中包括的第一有源鳍105上可以形成仅一个合并的源/漏层210。多个源/漏层210可以分别形成于在第二方向上彼此间隔开的所述多个第一有源鳍组上，所述多个源/漏层210可以在第二方向上彼此间隔开。
[0093]源/漏层210可以包括用η型杂质掺杂的单晶硅或单晶碳化硅，因而可以用作负沟道金属氧化物半导体(匪OS)晶体管的源/漏区。或者，源/漏层210可以包括用P型杂质掺杂的单晶硅锗，因而可以用作正沟道金属氧化物半导体(PMOS)晶体管的源/漏区。
[0094]在一示例性实施方式中，图5中示出的第一源/漏层210是金属氧化物半导体晶体管的源区(例如源电极)，图5中示出的第二源/漏层210是金属氧化物半导体晶体管的漏区(例如漏电极)，并且栅结构270是金属氧化物半导体晶体管的栅电极。在一示例性实施方式中，半导体器件包括衬底100、设置在衬底上并且在第二方向上延伸的栅电极260、在交叉第二方向的第一方向上邻近栅电极的第一侧设置在衬底100上的源电极、在第一方向上邻近栅电极260的第二侧设置在衬底100上的漏电极、设置在栅电极260上的第一导电接触插塞432、设置在源电极上且在第二方向上与第一导电接触插塞间隔开的第二导电接触插塞434、以及第三导电接触插塞(例如另一434)。
[0095]在一实施方式中，金属硅化物图案340形成在源/漏层210上。在一示例性实施方式中，金属硅化物图案340形成在源/漏层210的除了源/漏层210上表面的在第二方向上的两个末端部分之外的整个上表面上。金属硅化物图案340可以包括金属硅化物(例如钛硅化物、钴硅化物、镍硅化物等)。
[0096]在一实施方式中，第一绝缘中间层220形成在有源鳍105和隔离图案130上，并且覆盖栅结构270的侧壁上的栅间隔物180的外侧壁、源/漏层210、金属硅化物图案340和鳍间隔物190。在一实施方式中，第二绝缘中间层290形成在第一绝缘中间层220上，并且覆盖栅掩模280 ο第一绝缘中间层220和第二绝缘中间层290可以包括氧化物(例如硅氧化物)。第一绝缘中间层220和第二绝缘中间层290可以包括彼此基本上相同或不同的材料。
[0097]在一实施方式中，第一导电接触插塞432穿过第二绝缘中间层290和栅掩模280，并且接触栅结构270的顶表面。虽然第一导电接触插塞432在图5中也被示为接触栅间隔物180的顶表面，但是本发明构思不限于此。
[0098]在一示例性实施方式中，第二接触插塞结构包括可以沿第二方向设置并且彼此接触的第二导电接触插塞434和绝缘图案355。在一实施方式中，第二接触插塞结构穿过第一绝缘中间层220和第二绝缘中间层290，并且接触金属硅化物图案340的上表面。在一示例性实施方式中，第二接触插塞结构接触栅间隔物180的外侧壁。
[0099]在一示例性实施方式中，第一导电接触插塞432和绝缘图案355在第一方向上彼此相邻，并且还彼此接触。然而，第一和第二导电接触插塞432和434不彼此接触，而是彼此间隔开。
[0100]在一实施方式中，第二导电接触插塞434接触源/漏层210当中的第一源/漏层上的金属硅化物图案340的第一部分的上表面，第一导电接触插塞432接触与源/漏层210当中的第一源/漏层上的金属硅化物图案340的第二部分相邻的栅结构270的顶表面。在一实施方式中，金属娃化物图案340的第一和第二部分在第二方向上彼此间隔开，因而第一和第二导电接触插塞432和434不彼此接触，而是在第二方向上彼此间隔开。
[0101]在一示例性实施方式中，金属硅化物图案340的第一部分形成在源/漏层210的在每个第一有源鳍组中的第一有源鳍105中的一个上的部分上，金属硅化物图案340的第二部分形成在源/漏层210的在每个第一有源鳍组中的第一有源鳍105中的另一个上的部分上。金属硅化物图案340的第一和第二部分可以在第二方向上彼此间隔开。
[0102]在一实施方式中，第一导电接触插塞432包括第二导电图案422、以及覆盖第二导电图案422的底部和侧壁的第二阻挡图案412。在一实施方式中，第二导电接触插塞434包括第三导电图案424、以及覆盖第三导电图案424的底部和侧壁的第三阻挡图案414。
[0103]在一实施方式中，绝缘图案355包括低k电介质材料。低k电介质材料可以指相对于二氧化硅具有小介电常数的材料。绝缘图案355可以包括具有优良的间隙填充特性并且能被轻易地平坦化的材料。因而，在一示例性实施方式中，绝缘图案355包括单层金属化的氧化铝(SLAM)。
[0104]在一示例性实施方式中，第二导电接触插塞434和绝缘图案355在第一方向上具有基本上相同的宽度，第一和第二导电接触插塞432和434具有基本上彼此共面的顶表面。第一和第二导电接触插塞432和434以及绝缘图案355的顶表面可以与第二绝缘中间层290的顶表面基本上共面。
[0105]在一示例性实施方式中，半导体器件包括金属硅化物图案340，其形成在源/漏层210的除了源/漏层210的上表面的在第二方向上的两个末端部分之外的整个上表面上，源/漏层210共同地形成在每个第一有源鳍组中包括的第一有源鳍105上，因而金属硅化物图案340与第二导电接触插塞434之间的接触电阻被降低。在一实施方式中，第一和第二导电接触插塞432和434被形成为重叠第一有源鳍组之一形成于其中的区域，不形成于在第二方向上彼此间隔开的第一有源鳍组中相邻第一有源鳍组之间的区域上。因此，半导体器件可具有提尚的集成度。
[0106]图6至50是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的多个阶段的平面图和截面图。具体地，图6、8、10、12、15、18、21、24、27、29、32、35、44和47是平面图，图7、9、11、13-14、16-17、19-20、22-23、25-26、28、30-31、33-34、36-43、45-46和48-
50是截面图。
[0107]图7、9、11、13、31和33分别是沿相应的平面图的线A-A’截取的截面图，图14、16、
19、22、25、28、30、34、36、38、40、42、45和48分别是沿相应的平面图的线B-B’截取的截面图，图17、20、23、26、37、39、41、43、46和49分别是沿相应的平面图的线0(:’截取的截面图，图50是沿相应的平面图的线D-D ’截取的截面图。
[0108]参考图6和7，多个掩模110形成在衬底100的顶表面上。在一实施方式中，每个掩模110在基本上平行于衬底100的顶表面的第一方向上延伸，所述多个掩模110在基本上平行于衬底100的顶表面且交叉第一方向的第二方向上排列。第一光致抗蚀剂图案120形成在衬底100上以覆盖一些掩模110。在一示例性实施方式中，第一和第二方向基本上彼此垂直。光致抗蚀剂图案120可以是光敏材料，作为一示例该光敏材料在暴露于光时变成可溶的。
[0109]衬底100可以包括半导体材料(例如硅、锗、硅锗等)或II1-V族半导体化合物(例如GaP、GaAs、GaSb等)。在一示例性实施方式中，衬底100是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
[0110]在一示例性实施方式中，掩模110被形成为在第二方向上以恒定距离彼此间隔开。例如，每对掩模110之间的距离可以相同。第一光致抗蚀剂图案120可以在第一方向上延伸，并且覆盖掩模110当中的在第二方向上彼此邻近的多个第一掩模110。图6和7显示第一光致抗蚀剂图案120覆盖三个第一掩模110，然而本发明构思不限于此，因为第一光致抗蚀剂图案120可以覆盖在第二方向上彼此相邻的任何数量的第一掩模110。
[0111]被第一光致抗蚀剂图案120覆盖的彼此相邻的所述多个第一掩模110形成第一掩模组，并且可以在第二方向上形成多个第一掩模组。
[0112]每个掩模110可以包括氮化物(例如硅氮化物)。
[0113]参考图8和9，在去除没有被第一光致抗蚀剂图案120覆盖的掩模110之后，去除第一光致抗蚀剂图案120。在一示例性实施方式中，第一光致抗蚀剂图案120通过灰化工艺(例如等离子体灰化)和/或剥离工艺去除。
[0114]衬底100的上部可以利用第一掩模110作为蚀刻掩模被蚀刻以形成第一和第二沟槽 101 和 103。
[0115]第一沟槽101可以形成于每个第一掩模组中包括的在第二方向上彼此间隔开的第一掩模110中相邻的第一掩模110之间，第二沟槽103可以形成于在第二方向上彼此间隔开的所述多个第一掩模组中相邻的第一掩模组之间。因而，有源鳍105可以形成在每个第一掩模110下面，其可以从沟槽101和103向上突出。
[0116]在一示例性实施方式中，有源鳍105在第一方向上延伸，并且在第二方向上形成多个有源鳍105。通过第一掩模组中的一个形成的有源鳍105形成第一有源鳍组，并且可以在第二方向上形成多个第一有源鳍组。在一示例性实施方式中，第一有源鳍组中的一个中包括的有源鳍105(例如第一有源鳍105)在第二方向上以第一距离Dl彼此间隔开，并且所述多个第一有源鳍组在第二方向上以大于第一距离Dl的第二距离D2彼此间隔开(参考图1A)。
[0117]参考图10和11，隔离图案130形成在衬底100上以填充第一和第二沟槽101和103中的每个的下部。
[0118]在一示例性实施方式中，隔离图案130通过在衬底100和第一掩模110上形成隔离层以充分填充第一和第二沟槽101和103、平坦化该隔离层直到暴露有源鳍105的顶表面、以及去除隔离层的上部以暴露第一和第二沟槽101和103的上部而形成。在隔离层的上部被去除时，第一掩模110也被去除。
[0119]在去除隔离层的上部时，有源鳍105的与其相邻的部分也可以被去除，因而上有源图案105a的其侧壁没有被隔离图案130覆盖的部分的宽度可以小于下有源图案105b的其侧壁被隔离图案130覆盖的部分的宽度。隔离层可以由氧化物(例如硅氧化物)形成。
[0120]或者，隔离图案130可以在去除第一掩模110之后，通过在衬底100上形成隔离层以充分地填充沟槽101和103、平坦化隔离层直到暴露有源鳍105的顶表面、以及去除隔离层的上部以暴露第一和第二沟槽101和103的上部而形成。
[0121]因此，随着隔离图案130在衬底100上形成，具有被隔离图案130覆盖的顶表面的场区、以及具有没有被隔离图案130覆盖的顶表面的有源区可以被限定在衬底100中。也就是，有源区可以是其中形成有源鳍105的区域，场区可以是其中没有形成有源鳍的区域。
[0122]参考图12至14，虚设栅结构170形成在衬底100上。
[0123]虚设栅结构170可以通过以下工艺来形成:在衬底100的有源鳍105和隔离图案130上顺序地形成虚设栅绝缘层、虚设栅电极层和虚设栅掩模层，借助使用第二光致抗蚀剂图案(未示出)的光刻工艺图案化虚设栅掩模层以形成虚设栅掩模160，以及使用虚设栅掩模160作为蚀刻掩模顺序地蚀刻虚设栅电极层和虚设栅绝缘层。因而，虚设栅结构170可以被形成为包括顺序地层叠在衬底100的有源鳍105以及隔离图案130的在第二方向上与其相邻的部分上的虚设栅绝缘图案140、虚设栅电极150和虚设栅掩模160。
[0124]虚设栅绝缘层可以由氧化物(例如硅氧化物)形成，虚设栅电极层可以由硅(例如多晶硅)形成，虚设栅掩模层可以由氮化物(例如硅氮化物)形成。虚设栅绝缘层可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或者类似工艺形成。在CVD中，晶片(例如衬底)暴露于一种或更多种挥发性前躯体，所述前驱体在衬底表面上反应和/或分解以产生所期望的沉积物。在ALD中，膜通过将衬底的表面暴露于气态前躯体而在衬底上生长。在一实施方式中，虚设栅绝缘层通过热氧化工艺在衬底100的上部上形成，在此实施方式中，虚设栅绝缘层仅形成在上有源图案105a上。在热氧化中，氧化剂在高温下被促使扩散到晶片中，并与其反应。虚设栅电极层和虚设栅掩模层可以通过CVD工艺、ALD工艺等形成。
[0125]在一示例性实施方式中，虚设栅结构170被形成为在衬底100的有源鳍105和隔离图案130上在第二方向上延伸，并且多个虚设栅结构170被形成为在第一方向上彼此间隔开。
[0126]离子注入工艺可以被进一步执行，以在有源鳍105的邻近虚设栅结构170的上部形成杂质区(未示出)。离子注入工艺可以利用离子源(例如在其中产生期望元素的离子)、加速器(例如在其中尚子被静电加速)和革G室，在革El室中尚子撞击在革El上(即材料被注入)。
[0127]参考图15至17，栅间隔物180和鳍间隔物190分别形成在虚设栅结构170和上有源图案105a的侧壁上。
[0128]在一示例性实施方式中，栅间隔物180和鳍间隔物190通过在虚设栅结构170、有源鳍105和隔离图案130上形成间隔物层、以及各向异性地蚀刻间隔物层来形成。因而，栅间隔物180和鳍间隔物190在栅间隔物180和鳍间隔物190彼此接触的区域彼此没有区别开，于是可以彼此合并。间隔物层可以由氮化物(例如硅氮化物、硅氮氧化物、硅氧碳氮化物等)形成。
[0129]栅间隔物180形成于虚设栅结构170的在第一方向上彼此相对的侧壁上，鳍间隔物190形成于有源鳍105的在第二方向上彼此相对的侧壁上。
[0130]参考图18至20，暴露的有源鳍105的上部被去除以形成第一凹槽200。
[0131]在一示例性实施方式中，有源鳍105的上有源图案105a被去除以形成第一凹槽200，因而下有源图案105b的顶表面暴露。在此实施方式中，下有源图案105b的上部也可以被去除。或者，仅上有源图案105a被部分地去除以形成第一凹槽200，因而下有源图案105b不被暴露。
[0132]参考图21至23，填充第一凹槽200的源/漏层210形成在有源鳍105上。
[0133]在一示例性实施方式中，源/漏层210利用有源鳍105的被第一凹槽200暴露的顶表面作为籽晶通过选择性外延生长(SEG)工艺形成。
[0134]在一示例性实施方式中，源/漏层210通过用硅源气体(例如乙硅烷(Si2H6)气体)和碳源气体(例如甲基硅甲烷(SiH3CH3)气体)执行SEG工艺以形成单晶的碳化硅层来形成。或者，SEG工艺可以仅使用硅源气体(例如乙硅烷(Si2H6)气体)进行以形成单晶硅层。在一示例性实施方式中，η型杂质源气体(例如磷化氢(PH3)气体)也可用来形成用η型杂质掺杂的单晶的碳化硅层或用η型杂质掺杂的单晶硅层。因而，源/漏层210可以用作负沟道金属氧化物半导体(NMOS)晶体管的源/漏区。
[0135]或者，源/漏层210可以通过用硅源气体(例如二氯甲硅烷(SiH2Cl2)气体)和锗源气体(例如锗烷(GeH4)气体)执行SEG工艺以形成单晶的硅锗层来形成。在一示例性实施方式中，P型杂质源气体(例如乙硼烷(B2H6)气体)也被用来形成用P型杂质掺杂的单晶的硅锗层。因而，源/漏层210可以用作正沟道金属氧化物半导体(PMOS)晶体管的源/漏区。
[0136]源/漏层210可以填充第一凹槽200，并且可以被进一步生长以接触栅间隔物180的一部分。源/漏层210可以不仅在竖直方向上而且在水平方向上生长，因而可具有沿第二方向截取的其形状可以是五边形或六边形的横截面。在一示例性实施方式中，在第二方向上以第一距离Dl彼此间隔开的第一有源鳍105上的源/漏层210生长为彼此合并。因此，一个合并的源/漏层210形成在每个第一有源鳍组中包括的有源鳍105上。多个源/漏层210可以分别形成于在第二方向上彼此间隔开的所述多个第一有源鳍组上，并且可以在第二方向上彼此间隔开。
[0137]参考图24至26，第一绝缘中间层220形成在有源鳍105和隔离图案130上以覆盖虚设栅结构170、栅间隔物180、鳍间隔物190和源/漏层210至足够高度，并且可以被平坦化直到暴露虚设栅结构170的虚设栅电极150的顶表面。在平坦化工艺中，虚设栅掩模160也可以被去除，并且栅间隔物180的上部可以被部分地去除。
[0138]第一绝缘中间层220可以由氧化物(例如硅氧化物)形成。平坦化工艺可以通过化学机械抛光/平坦化(CMP)工艺和/或回蚀工艺执行。CMP使用化学和机械力的组合(例如研磨和腐蚀化学浆料以及抛光垫)来使表面平滑。
[0139]参考图27和28，暴露的虚设栅电极150以及虚设栅电极150下面的虚设栅绝缘图案140被去除以形成暴露栅间隔物180的内侧壁以及有源鳍105的顶表面(即上有源图案105a的顶表面)的第一开口 230。
[0140]在一示例性实施方式中，暴露的虚设栅电极150通过首先的干法蚀刻工艺以及然后的使用氢氧化铵(NH4OH)作为蚀刻溶液的湿法蚀刻工艺被去除。虚设栅绝缘图案140可以通过干法蚀刻工艺和/或使用氟化氢(HF)作为蚀刻溶液的湿法蚀刻工艺被去除。
[0141 ] 参考图29至31，栅结构270被形成以填充第一开口 230。
[0142]在一示例性实施方式中，当在通过第一开口230暴露的有源鳍105的顶表面上执行热氧化工艺以形成界面图案240之后，在界面图案240、隔离图案130、栅间隔物180和第一绝缘中间层220上形成栅绝缘层，并且在栅绝缘层上形成栅电极层以充分地填充第一开口 230的剩余部分。
[0143]栅绝缘层可以通过CVD工艺或ALD工艺由具有高介电常数的金属氧化物(例如铪氧化物、钽氧化物、锆氧化物等)形成。栅电极层可以通过ALD工艺、物理气相沉积(PVD)工艺等由具有低电阻的材料(例如诸如铝、铜、钽等的金属、或其金属氮化物)形成。在一示例性实施方式中，可以进一步执行热处理工艺，例如快速热退火(RTA)工艺、尖峰式快速热退火(尖峰式RTA)工艺、瞬间快速热退火(瞬间RTA)工艺或激光退火工艺。或者，栅电极层可以由掺杂多晶硅形成。
[0144]代替用热氧化工艺形成界面图案240，类似于栅绝缘层或栅电极层，界面图案240可以通过CVD工艺、ALD工艺等形成。在此情形下，界面图案240可以不仅形成在有源鳍105的顶表面上而且形成在隔离图案130的顶表面以及栅间隔物180的内侧壁上。
[0145]栅电极层和栅绝缘层可以被平坦化直到暴露第一绝缘中间层220的顶表面，从而形成界面图案240和栅间隔物180的内侧壁上的栅绝缘图案250、以及栅绝缘图案250上的填充第一开口 230的剩余部分的栅电极260。因此，栅电极260的底表面和侧壁可以被栅绝缘图案250覆盖。在一示例性实施方式中，平坦化工艺通过CMP工艺和/或回蚀刻工艺执行。
[0146]顺序层叠的界面图案240、栅绝缘图案250和栅电极260形成栅结构270，栅结构270与源/漏层210—起可以形成取决于掺入源/漏层210的杂质的导电类型的PMOS晶体管或NMOS晶体管。
[0147]参考图32至34，在栅结构270的顶表面上形成栅掩模280。
[0148]栅掩模280可以通过在栅结构270、栅间隔物180和第一绝缘中间层220上形成栅掩模层并且图案化栅掩模层来形成。栅掩模层可以由氮化物(例如硅氮化物)形成。
[0149]在一示例性实施方式中，栅掩模280在第二方向上延伸以覆盖栅结构270的顶表面，并且在第一方向上形成多个栅掩模280。虽然在图34中栅掩模280被示为覆盖栅间隔物180的顶表面，但是本发明构思不限于此。
[0150]参考图35至37，第二绝缘中间层290形成在第一绝缘中间层220上以覆盖栅掩模280，并且第一绝缘中间层220和第二绝缘中间层290被部分地蚀刻以形成暴露源/漏层210的上表面的第二开口 300。
[0151]用于第一绝缘中间层220和第二绝缘中间层290的蚀刻工艺可以通过使用第三光致抗蚀剂图案(未示出)的光刻工艺来进行。第二绝缘中间层290可以由氧化物(例如硅氧化物)形成。
[0152]在一示例性实施方式中，第二开口300几乎完全地暴露源/漏层210的上表面。也就是，第二开口 300暴露共同地形成在每个第一有源鳍组中包括的第一有源鳍105上并且在第二方向上延伸的源/漏层210之一的整个上表面，除了源/漏层210的在第二方向上彼此对立的末端部分之外。
[0153]在一示例性实施方式中，多个第二开口300在第二方向上形成以分别暴露在第二方向上彼此间隔开的多个源/漏层210。另外，多个第二开口 300可以在第一方向上形成以分别暴露在第一方向上设置的栅结构270之间的多个源/漏层210。在一示例性实施方式中，第二开口 300形成为与每个栅结构270的在第一方向上彼此相对的侧壁上的栅间隔物180自对准。即使第二开口 300没有与栅间隔物180对准，栅结构270也可以被其上的栅掩模280保护。
[0154]参考图38和39，根据一示例性实施方式，当在源/漏层210的暴露的上表面、第二开口 300的侧壁、以及第二绝缘中间层290的顶表面上形成金属层310之后，在金属层310上形成第一阻挡层320，并且在第一阻挡层320上形成第一导电层330以填充第二开口 300的剩余部分。
[0155]或者，在形成金属层310之后，省略第一阻挡层320和第一导电层330。
[0156]金属层310可以由金属(例如钛、钴、镍等)形成，第一阻挡层320可以由金属氮化物(例如钛氮化物、钽氮化物等)形成，第一导电层330可以由金属(例如钨、铝等)形成。
[0157]参考图40和41，对衬底100执行热处理工艺，使得金属层310和源/漏层210的上部彼此反应以形成金属硅化物图案340。
[0158]因而，金属层310的接触源/漏层210的部分和源/漏层210的接触金属层310的上部可以被转变成金属硅化物图案340，并且金属层310可以保留在第二开口 300的侧壁和第二绝缘中间层290的顶表面上。
[0159]在一示例性实施方式中，金属硅化物图案340形成在源/漏层210的除了其在第二方向上的末端部分之外的整个上表面上。金属硅化物图案340可以包括金属硅化物(例如钛硅化物、钴硅化物、镍硅化物等)。
[0160]参考图42和43，第一导电层330、第一阻挡层320和剩余的金属层310可以被去除以再次形成暴露金属硅化物图案340的第二开口 300，并且绝缘层350可以形成在暴露的金属硅化物图案340和第二绝缘中间层290上以填充第二开口 300。
[0161]第一导电层330、第一阻挡层320和剩余的金属层310可以通过干法蚀刻工艺或湿法蚀刻工艺被去除。在一示例性实施方式中，第一导电层330和第一阻挡层320在蚀刻工艺中被完全去除。或者，第一导电层330和第一阻挡层320在蚀刻工艺中不被完全去除，而是第一导电层330和第一阻挡层320的一些部分保留以形成包括第一导电图案(未示出)和第一阻挡图案(未示出)的导电图案结构(未示出)。
[0162]绝缘层350可以由低k电介质材料形成。绝缘层350可以由具有优良的间隙填充特性并且能够被容易地平坦化的材料形成。绝缘层350可以由例如SLAM形成。
[0163]参考图44至46，当在绝缘层350上形成第四光致抗蚀剂图案360之后，利用第四光致抗蚀剂图案360作为蚀刻掩模蚀刻绝缘层350以形成部分地暴露金属硅化物图案340的上表面的第三开口 370。
[0164]第三开口 370也可以暴露第二绝缘中间层290的部分顶表面和部分侧壁、栅掩模280的侧壁、以及栅间隔物180的侧壁的一部分。
[0165]在一实施方式中，第三开口370没有完全暴露金属硅化物图案340的上表面，而是暴露金属硅化物图案340的在每个第一有源鳍组中包括的第一有源鳍105中的一个上的部分的上表面。
[0166]参考图47至50，在去除第四光致抗蚀剂图案360之后，在金属硅化物图案340的暴露的上表面和绝缘层350上形成牺牲层380以填充第三开口 370。第五光致抗蚀剂图案390形成在牺牲层380上，并且利用第五光致抗蚀剂图案390作为蚀刻掩模，牺牲层380、绝缘层350、第二绝缘中间层290和栅掩模280被部分地蚀刻以形成暴露栅结构270的顶表面的一部分的第四开口400。
[0167]牺牲层380可以由例如硅基旋涂硬掩模(S1-SOH)或碳基旋涂硬掩模(C-SOH)的绝缘材料形成。
[0168]在一示例性实施方式中，第四开口400没有完全地暴露与每个第一有源鳍组上的源/漏层210邻近的栅结构270的顶表面，而是暴露栅结构270的与源/漏层210在每个第一有源鳍组中包括的第一有源鳍105之一上的部分邻近的部分的顶表面。也就是，第三开口 370暴露源/漏层210之一上的金属硅化物图案340的第一部分的上表面，第四开口 400暴露栅结构270的与源/漏层210之一上的金属硅化物图案340的第二部分相邻的部分的顶表面。金属硅化物图案340的第一部分和第二部分可以在第二方向上彼此间隔开。
[0169]再次参考图1至5，在去除第五光致抗蚀剂图案390和牺牲层380以再次形成第三开口 370之后，可以在金属硅化物图案340的暴露的上表面、栅结构270的暴露的顶表面、第三和第四开口 370和400的侧壁、第二绝缘中间层290的顶表面和绝缘层350的顶表面上形成第二阻挡层，并且可以在第二阻挡层上形成第二导电层以填充第三和第四开口 370和400的剩余部分。
[0170]第二导电层和第二阻挡层可以被平坦化直到暴露第二绝缘中间层290的顶表面，从而形成分别填充第三和第四开口 370和400的第二和第一导电接触插塞434和432，第二和第一导电接触插塞434和432可以分别接触金属硅化物图案340和栅结构270，并且绝缘层350可以转变成绝缘图案355。
[0171]第二阻挡层可以由金属氮化物(例如钛氮化物、钽氮化物等)形成，第二导电层可以由金属(例如钨、铝等)形成。在一示例性实施方式中，第二阻挡层和第二导电层分别由与第一阻挡层320和第一导电层330的材料基本上相同的材料形成。
[0172]第一导电接触插塞432可以包括第二导电图案422以及覆盖第二导电图案422的底部和侧壁的第二阻挡图案412，第二导电接触插塞434可以包括第三导电图案424以及覆盖第三导电图案424的底部和侧壁的第三阻挡图案414。第二导电接触插塞434和绝缘图案355可以沿第二方向设置并且彼此接触以形成第二接触插塞结构。
[0173]在一示例性实施方式中，第一导电接触插塞432和绝缘图案355在第一方向上彼此相邻，并且还可以彼此接触。然而，第一和第二导电接触插塞432和434不彼此接触，因而彼此间隔开。也就是，第二导电接触插塞434可以接触源/漏层210当中的第一源/漏层上的金属硅化物图案340的第一部分的上表面，第一导电接触插塞432可以接触与源/漏层210当中的第一源/漏层上的金属硅化物图案340的第二部分相邻的栅结构270的顶表面。金属硅化物图案340的第一和第二部分在第二方向上彼此间隔开，因而第一和第二导电接触插塞432和434不彼此接触，而是在第二方向上彼此间隔开。
[0174]通过以上工艺，半导体器件可以被制造。
[0175]在制造半导体器件的方法中，第二开口300可以形成为完全地暴露共同地在每个第一有源鳍组中包括的第一有源鳍105上的源/漏层210的上表面，并且金属硅化物图案340可以形成在通过第二开口 300暴露的源/漏层210的整个上表面上以实现低接触电阻。
[0176]另外，当在金属硅化物图案340上形成绝缘层350以填充第二开口300之后，绝缘层350可以被部分地去除以形成部分地暴露金属硅化物图案340的上表面的第三开口 370和部分地暴露栅结构270的顶表面的第四开口 400，并且第二和第一导电接触插塞434和432可以形成为分别填充第三和第四开口 370和400。因而，不能彼此电短路并且分别接触栅结构270和金属娃化物图案340的第一和第二导电接触插塞432和434被形成为重叠其中形成第一有源鳍组之一的区域。第一和第二导电接触插塞432和434不形成于第二方向上彼此间隔开的第一有源鳍组中相邻第一有源鳍组之间的空间上，从而提高半导体器件的集成度。
[0177]图51至55是示出根据本发明构思的示例性实施方式的半导体器件的平面图和截面图。具体地，图51是示出半导体器件的平面图，图52至55是示出半导体器件的截面图。
[0178]图52是沿图51的线A-A’截取的截面图，图53是沿图51的线B-B’截取的截面图，图54是沿图51的线C-C’截取的截面图，图55是沿图51的线D-D’截取的截面图。
[0179]该半导体器件可以与图1至5的半导体器件基本上相同，除了栅掩模、金属硅化物图案、导电图案结构、第一导电接触插塞和第二导电插塞结构之外。因而，相同的附图标记表示相同的元件，并且此处省略关于其的详细描述。
[0180]参考图51至55，半导体器件包括设置在衬底100上的栅结构270、源/漏层210、第一导电接触插塞432、第二接触插塞结构和导电图案结构。半导体器件还可以包括有源鳍105、栅间隔物180、鳍间隔物190、金属图案315、金属硅化物图案340以及第一绝缘中间层220和第二绝缘中间层290。
[0181]与参考图1至5说明的半导体器件不同，图51至55中显示的半导体器件没有栅掩模。然而，本发明构思不限于此，因为某些实施方式包括栅掩模。
[0182]金属硅化物图案340形成于源/漏层210的上部上的第二凹槽(未示出)的底部和侧壁上，因而具有沿第一方向截取的凹的横截面。金属硅化物图案340可以形成在源/漏层210的除了源/漏层210的在第一方向和第二方向中的每个方向上的末端部分之外的整个上表面上。
[0183]导电图案结构可以形成在具有凹入形状的金属硅化物图案340上，并且导电图案结构的底部和侧壁可以被金属娃化物图案340覆盖。在一不例性实施方式中，导电图案结构的顶表面与金属硅化物图案340的顶表面基本上共面，并且也与源/漏层210的没有形成金属硅化物图案的顶表面基本上共面。
[0184]在一示例性实施方式中，导电图案结构包括第一阻挡图案325、以及其底部和侧壁被第一阻挡图案325覆盖的第一导电图案335。第一阻挡图案325可以包括金属氮化物(例如钛氮化物、钽氮化物等)，第一导电图案335可以包括金属(例如钨、铝等)。
[0185]金属图案315可以保留在源/漏层210的在第二方向上的末端部分上。在一示例性实施方式中，金属图案315的顶表面与导电图案结构的顶表面基本上共面。金属图案315可以包括金属(例如钛、钴、镍等)。
[0186]第一导电接触插塞432可以穿过第二绝缘中间层290，并接触栅结构270的顶表面。第一导电接触插塞432可以接触栅间隔物180的顶表面，然而本发明构思不限于此。
[0187]在一实施方式中，第二接触插塞结构包括可以沿第二方向设置并且彼此接触的第二导电接触插塞434和绝缘图案355。第二接触插塞结构可以穿过第一绝缘中间层220和第二绝缘中间层290，并且可以接触导电图案结构的顶表面和金属硅化物图案340的上表面。在一示例性实施方式中，第二接触插塞结构不接触栅间隔物180的外侧壁。
[0188]在一示例性实施方式中，第一导电接触插塞432和绝缘图案355在第一方向上彼此相邻，但是不彼此接触。第一和第二导电接触插塞432和434不彼此接触，因而彼此间隔开。
[0189]如同参考图1至5说明的半导体器件，在一实施方式中，第二导电接触插塞434接触源/漏层210当中的第一源/漏层210上的金属硅化物图案340和导电图案结构的第一部分的上表面，第一导电接触插塞432接触与源/漏层210当中的第一源/漏层210上的金属硅化物图案340和导电图案结构的第二部分相邻的栅结构270的顶表面。金属硅化物图案340和导电图案结构的第一和第二部分可以在第二方向上彼此间隔开，因而第一和第二导电接触插塞432和434不彼此接触，而是在第二方向上彼此间隔开。
[0190]如同参考图1至5说明的半导体器件，半导体器件包括金属硅化物图案340，金属硅化物图案340可以形成在源/漏层210的除了源/漏层210的上表面的在第二方向上的两个末端部分之外的整个上表面上，源/漏层210共同地形成在每个第一有源鳍组中包括的第一有源鳍105上。因而，金属硅化物图案340和导电图案结构与第一和第二导电接触插塞432和434之间的接触电阻可以降低。第一和第二导电接触插塞432和434被形成为重叠其中形成第一有源鳍组之一的区域，不形成于第二方向上彼此间隔开的第一有源鳍组中的相邻第一有源鳍组之间的区域上。因此，半导体器件可以具有提高的集成度。
[0191]图56至62是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的多个阶段的平面图和截面图。具体地，图56是平面图，图57至62是截面图。
[0192]图57、59和61分别是沿图56的线B-B’截取的截面图，图58、60和62分别是沿图56的线C-C’截取的截面图。
[0193]此方法可以包括与参考图6至50以及图1至5说明的那些基本上相同或类似的工艺，并且相同的附图标记表示相同的元件，此处省略关于其的详细描述。
[0194]首先，可以执行与参考图6至31示出的那些基本上相同或类似的工艺。然后，可以执行或可以不执行参考图32至34说明的用于形成栅掩模280的工艺。在下文中，将仅说明用于形成栅掩模280的工艺不被执行的情形。
[0195]参考图56至58，与参考图35至37说明的工艺基本上相同或类似的工艺被执行从而第二绝缘中间层290形成在第一绝缘中间层220上以覆盖栅结构270，并且第一绝缘中间层220和第二绝缘中间层290被部分地蚀刻以形成暴露源/漏层210的上表面的第二开口 300。
[0196]在一示例性实施方式中，第二开口300暴露源/漏层210的除了源/漏层210在第一方向和第二方向中的每个方向上的末端部分之外的整个上表面。在参考图35至37说明的工艺中，第二开口300形成为与栅间隔物180的外壁自对准从而暴露源/漏层210的除了其在第二方向上的末端部分之外的上表面。而在参考图56至58说明的工艺中，第二开口300形成为不与栅间隔物180的外壁自对准。因而，即使第二开口 300可以未对准，栅结构270也不被形成第二开口 300的工艺损坏，即使没有栅掩模。然而，第二开口 300可以仍然完全地暴露源/漏层210的除了源/漏层210在第二方向上的末端部分之外的上表面。
[0197]在一示例性实施方式中，多个第二开口300在第二方向上形成以分别暴露在第二方向上彼此间隔开的多个源/漏层210。另外，多个第二开口 300在第一方向上形成以分别暴露设置在第一方向上的栅结构270之间的多个源/漏层210。
[0198]在一示例性实施方式中，源/漏层210的在第二开口300的形成期间暴露的上部被部分地去除，因而第二开口 300的底部低于源/漏层210的其上没有形成第二开口的部分的顶表面。因而，随后形成的金属硅化物图案340(参见图59和60)可以很好地接触第二导电接触插塞434(参见图51至55)，从而防止接触电阻的增加。
[0199]参考图59和60，与参考图38至41说明的工艺基本上相同或类似的工艺被执行。
[0200]因而，当在第二开口300的底部和侧壁以及第二绝缘中间层290上顺序地形成金属层310和第一阻挡层320之后，第一导电层330被形成以填充第二开口 300的剩余部分。在衬底100上执行热处理工艺，使得金属层310和源/漏层210的上部彼此反应以形成金属硅化物图案340。
[0201]在一示例性实施方式中，金属硅化物图案340形成在通过第二开口300暴露的源/漏层210上。具体地，金属硅化物图案340形成在源/漏层210的除了其在第一方向和第二方向中的每个方向上的末端部分之外的整个上表面上。金属硅化物图案340可具有沿第一方向截取的凹的横截面。
[0202]参考图61和62，与参考图42至43说明的工艺基本上相同或类似的工艺被执行从而第一导电层330、第一阻挡层320和金属层310被去除以形成第二凹槽(未示出)，并且绝缘层350形成在第二绝缘中间层290上以填充第二凹槽。
[0203]与用于形成第二开口300的工艺不同，在用于形成第二凹槽的工艺期间，第一导电层330、第一阻挡层320和金属层310不被完全去除，而是其一些部分保留，因而金属硅化物图案340的凹面不被暴露。在一示例性实施方式中，第二凹槽通过干法蚀刻工艺形成，第一导电层330、第一阻挡层320和金属层310被去除直到未被第二开口 300暴露的源/漏层210的顶表面露出。
[0204]因而，第一阻挡图案325和第一导电图案335保留在形成于第二开口300的底部和侧壁上以具有向上凹的形状的金属硅化物图案340上，并且可以形成导电图案结构。第一导电图案335的底部和侧壁可以被第一阻挡图案325覆盖。金属图案315可以保留在源/漏层210的在第二方向上的末端部分上。
[0205]在一不例性实施方式中，导电图案结构和金属图案315的顶表面与凹的金属娃化物图案340的顶表面基本上共面，并且与其上没有形成金属硅化物图案340的源/漏层210的顶表面基本上共面。
[0206]再次参考图51至55，与参考图44至50以及图1至5说明的工艺基本上相同或类似的工艺被执行以完成半导体器件。
[0207]因而，第一导电接触插塞432可以被形成以接触栅结构270的一部分的顶表面，并且第二接触插塞结构可以被形成以接触导电图案结构的顶表面以及金属硅化物图案340的一部分的上表面。第二接触插塞结构可以包括沿第二方向设置为彼此接触的第二导电接触插塞434和绝缘图案355。
[0208]在一示例性实施方式中，第一导电接触插塞432和绝缘图案355在第一方向上彼此相邻。然而，与参考图1至5说明的那些不同，第一导电接触插塞432不接触绝缘图案355，而是与其间隔开。另外，第二接触插塞结构不接触栅间隔物180的外壁。
[0209]如同参考图1至5说明的那些，第二导电接触插塞434接触在源/漏层210当中的第一源/漏层210上的金属硅化物图案340和导电图案结构的第一部分的上表面，第一导电接触插塞432接触与源/漏层210当中的第一源/漏层上的金属硅化物图案340和导电图案结构的第二部分相邻的栅结构270的顶表面。金属硅化物图案340的第一和第二部分可以在第二方向上彼此间隔开，因而第一和第二导电接触插塞432和434不彼此接触，而是在第二方向上彼此间隔开。
[0210]图63至67是示出根据示例性实施方式的半导体器件的平面图和截面图。具体地，图63是示出半导体器件的平面图，图64至67是示出半导体器件的截面图。
[0211]图64是沿图63的线A-A’截取的截面图，图65是沿图63的线B-B’截取的截面图，图66是沿图63的线C-C’截取的截面图，图67是沿图63的线D-D’截取的截面图。
[0212]该半导体器件可以与图1至5的半导体器件基本上相同，除了有源区之外。因而，相同的附图标记表示相同的元件，并且此处省略关于其的详细描述。
[0213]参考图63至67，半导体器件包括设置在衬底100上的栅结构270、源/漏层210、第一导电接触插塞432和第二接触插塞结构。半导体器件还可以包括栅间隔物180、栅掩模280、金属硅化物图案340以及第一绝缘中间层220和第二绝缘中间层290。
[0214]隔离图案130可以形成在衬底100上，因而其顶表面被隔离图案130覆盖的场区以及其顶表面没有被隔离图案130覆盖的有源区107可以被限定在衬底100中。在一示例性实施方式中，有源区107在第一方向上延伸，并且在第二方向上形成多个有源区107。
[0215]金属硅化物图案340可以形成于有源区107之一上的源/漏层210的除了源/漏层210在第二方向上的末端部分之外的整个上表面上，因而金属硅化物图案340和第二导电接触插塞434之间的接触电阻可以降低。
[0216]第二导电接触插塞434可以接触金属硅化物图案340的第一部分的上表面，第一导电接触插塞432可以接触与金属硅化物图案340的第二部分相邻的栅结构270的顶表面。因而，彼此不接触而是彼此间隔开的第一和第二导电接触插塞432和434形成在有源区107之一上，而不形成在第二方向上彼此间隔开的有源区107中的相邻有源区107之间的空间上。因此，半导体器件可具有提高的集成度。
[0217]图68至77是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的多个阶段的平面图和截面图。具体地，图68、70、72和75是平面图，图69、71、73-74和76-77是截面图。
[0218]图69是沿相应的平面图的线A-A’截取的截面图，图71、73和76分别是沿相应的平面图的线B-B’截取的截面图，图74和77分别是沿相应的平面图的线C-C’截取的截面图。
[0219]此方法可以包括与参考图6至50以及图1至5说明的工艺基本上相同或类似的工艺，并且相同的附图标记表示相同的元件，此处省略关于其的详细描述。
[0220]参考图68和69，利用第一光致抗蚀剂图案(未示出)作为蚀刻掩模，衬底100的上部被部分地去除以形成沟槽(未示出)，并且隔离图案130形成在衬底100上以填充该沟槽且具有与衬底100的顶表面基本上共面的顶表面。
[0221]因而，其顶表面被隔离图案130覆盖的场区以及其顶表面没有被隔离图案130覆盖的有源区107可以被限定在衬底100中。在一示例性实施方式中，有源区107在第一方向上延伸，并且在第二方向上形成多个有源区107。
[0222]参考图70和71，与参考图12至17说明的工艺基本上相同或类似的工艺可以被执行，从而虚设栅结构170形成在衬底100的有源区107以及隔离图案130上以在第二方向上延伸，并且栅间隔物180形成在虚设栅结构170的在第一方向上彼此相对的侧壁上。
[0223]参考图72至74，与参考图18至23说明的工艺基本上相同或类似的工艺可以被执行，从而没有被虚设栅结构170和栅间隔物180覆盖的有源区107的上部被去除以形成第一凹槽(未示出)，并且源/漏层210形成在有源区107上以填充该第一凹槽。
[0224]参考图75至77，与参考图24至37说明的工艺基本上相同或类似的工艺可以被执行，从而第一绝缘中间层220、栅结构270和栅掩模280被形成，第二绝缘中间层290被形成为覆盖栅掩模280，并且第一绝缘中间层220和第二绝缘中间层290被部分地蚀刻以形成暴露源/漏层210的上表面的第二开口 300。
[0225]在示例性实施方式中，第二开口300完全地暴露源/漏层210的上表面。也就是，第二开口 300完全地暴露有源区107上的源/漏层210的除了源/漏层210在第二方向上的末端部分之外的上表面。
[0226]在一示例性实施方式中，多个第二开口300被形成以分别暴露在第二方向上彼此间隔开的多个源/漏层210。另外，第二开口 300可以被形成为暴露第一方向上设置的栅结构270中的相邻栅结构270之间的源/漏层210。在一示例性实施方式中，第二开口300形成为与每个栅结构270的朝第一方向的侧壁自对准。
[0227]参考图63至67，与参考图38至50以及图1至5说明的工艺基本上相同或类似的工艺可以被执行。
[0228]因而，金属硅化物图案340可以形成在源/漏层210的除了源/漏层210在第二方向上的末端部分之外的整个上表面上。另外，第二导电接触插塞434可以形成为接触金属硅化物图案340的第一部分的上表面，绝缘图案355可以形成为接触金属硅化物图案340的其它部分的上表面，第一导电接触插塞432可以形成为接触栅结构270的与金属硅化物图案340的第二部分相邻的部分的顶表面。金属娃化物图案340的第一和第二部分可以在第二方向上彼此间隔开，因而第一和第二导电接触插塞432和434彼此不接触，并且在第二方向上彼此间隔开。
[0229]通过以上工艺，半导体器件可以被制造。
[0230]在制造半导体器件的以上方法中，第二开口 300形成为完全地暴露有源区107之一上的源/漏层210的上表面，并且金属硅化物图案340可以形成在通过第二开口 300暴露的源/漏层210的整个上表面上以实现低电阻。
[0231]另外，在一实施方式中，当在金属硅化物图案340上形成绝缘层以填充第二开口300之后，该绝缘层可以被部分地去除以形成暴露金属硅化物图案340的一部分的上表面的第三开口(未不出)和暴露栅结构270的一部分的顶表面的第四开口(未不出)，并且第二和第一导电接触插塞434和432被形成以分别填充第三和第四开口。因而，不能彼此电短路并且分别接触栅结构270和金属硅化物图案340的第一和第二导电接触插塞432和434可以被形成为重叠有源区107之一。因此，第一和第二导电接触插塞432和434不形成在第二方向上的所述多个有源区107中的相邻有源区107之间的空间上，并且半导体器件可具有提高的集成度。
[0232]图78至82是示出根据本发明构思的示例性实施方式的半导体器件的平面图和截面图。具体地，图78是示出半导体器件的平面图，图79至82是示出半导体器件的截面图。
[0233]图79是沿图78的线A-A’截取的截面图，图80是沿图78的线B-B’截取的截面图，图81是沿图78的线C-C’截取的截面图，图82是沿图78的线D-D’截取的截面图。
[0234]该半导体器件可以与图63至67的半导体器件基本上相同，除了栅掩模、金属硅化物图案、导电图案结构、第一导电接触插塞和第二接触插塞结构之外。另外，该半导体器件的栅掩模、金属硅化物图案、导电图案结构、第一导电接触插塞和第二接触插塞结构可以与图51至55的基本上相同。因而，相同的附图标记表示相同的元件，并且此处省略关于其的详细描述。
[0235]参考图78至82，半导体器件可以包括设置在衬底100上的栅结构270、源/漏层210、第一导电接触插塞432、第二接触插塞结构和导电图案结构。半导体器件还可以包括栅间隔物180、金属图案315、金属硅化物图案340以及第一绝缘中间层220和第二绝缘中间层290。
[0236]隔离图案130可以形成在衬底100上，因而其顶表面被隔离图案130覆盖的场区以及其顶表面没有被隔离图案130覆盖的有源区107可以被限定在衬底100中。在一示例性实施方式中，有源区107在第一方向上延伸，并且在第二方向上形成多个有源区107。
[0237]金属硅化物图案340可以形成于有源区107中的一个上的源/漏层210的除了源/漏层210在第一方向和第二方向中的每个方向上的末端部分之外的整个上表面上，并且导电图案结构可以形成在金属硅化物图案340上。因而，第二导电接触插塞434与金属硅化物图案340和导电图案结构之间的接触电阻可以降低。
[0238]第二导电接触插塞434可以接触金属硅化物图案340和导电图案结构的第一部分的上表面，并且第一导电接触插塞432可以接触与金属硅化物图案340和导电图案结构的第二部分相邻的栅结构270的顶表面。第一和第二部分可以在第二方向上彼此间隔开，因而第一导电接触插塞432和第二导电接触插塞434不彼此接触，而是彼此间隔开。
[0239]在一实施方式中，第一和第二导电接触插塞432和434被形成为重叠有源区107中的一个，而不形成于第二方向上彼此间隔开的有源区107中的相邻有源区107之间的空间上。因此，半导体器件可具有提高的集成度。
[0240]以上半导体器件和制造其的方法可以被应用于包括接触插塞的各种类型的存储器件。例如，该半导体器件和制造其的方法可以应用于逻辑器件诸如中央处理器(CPU)、主处理单元(MPU)、应用处理器(AP)等。另外，该半导体器件和制造其的方法可以应用于诸如动态随机存取存储(DRAM)器件或静态随机存取存储(SRAM)器件的易失性存储器件或者诸如快闪存储器件、相变存储(PRAM)器件、磁致电阻随机存取存储(MRAM)器件、电阻随机存取存储(RRAM)器件等的非易失性存储器件。
[0241]前文是本发明构思的示例性实施方式的例示，且不应被解释成对本发明构思的限制。虽然已经描述了一些示例性实施方式，但是本领域技术人员将轻易地理解，在不实质上脱离本发明构思的情况下，许多变形对示例性实施方式是可能的。因此，所有这样的变形旨在被包括于本发明构思的范围内。
[0242]本申请要求享有2015年4月30日在韩国知识产权局(KIPO)提交的韩国专利申请N0.10-2015-0061423的优先权，其公开通过弓I用整体合并于此。
【主权项】
1.一种半导体器件，包括: 栅结构，其在衬底上在第二方向上延伸； 源/漏层，其设置在所述衬底的在交叉所述第二方向的第一方向上与所述栅结构相邻的部分上； 第一导电接触插塞，其设置在所述栅结构上；以及 第二接触插塞结构，其设置在所述源/漏层上，所述第二接触插塞结构包括第二导电接触插塞和绝缘图案，其中所述第二导电接触插塞和所述绝缘图案沿所述第二方向布置并且彼此接触， 其中所述第一导电接触插塞和所述绝缘图案在所述第一方向上彼此相邻，以及 其中所述第一导电接触插塞和第二导电接触插塞彼此间隔开。2.根据权利要求1所述的半导体器件，还包括设置在所述源/漏层上的金属硅化物图案，其中所述第二接触插塞接触所述金属硅化物图案的上表面。3.根据权利要求2所述的半导体器件，其中所述金属硅化物图案设置在所述源/漏层的除了所述源/漏层的在所述第一方向和第二方向中的至少一个方向上的末端部分之外的整个上表面上，并且其中所述第二导电接触插塞接触所述金属硅化物图案的一部分的上表面。4.根据权利要求1所述的半导体器件，其中所述第一导电接触插塞和所述绝缘图案彼此接触。5.根据权利要求1所述的半导体器件，还包括栅间隔物，所述栅间隔物设置于所述栅结构的在所述第一方向上彼此相对的侧壁上，其中所述第二接触插塞结构接触所述栅间隔物的外侧壁。6.根据权利要求1所述的半导体器件，还包括顺序层叠在所述源/漏层和所述第二接触插塞结构之间的金属硅化物图案和导电图案结构，其中所述金属硅化物图案的一部分的上表面和所述导电图案结构的顶表面接触所述第二接触插塞结构。7.根据权利要求6所述的半导体器件，其中所述金属硅化物图案设置在凹槽的内壁上，所述凹槽设置在所述源/漏层上，并且其中所述导电图案结构填充所述凹槽的在所述金属硅化物图案上的剩余部分。8.根据权利要求7所述的半导体器件，其中所述导电图案结构包括第一导电图案和覆盖所述第一导电图案的底部和侧壁的第一阻挡图案。9.根据权利要求8所述的半导体器件，其中所述第一导电图案包括钨，所述第一阻挡图案包括钛氮化物。10.根据权利要求6所述的半导体器件，还包括栅间隔物，所述栅间隔物设置于所述栅结构的在所述第一方向上彼此相对的侧壁上，其中所述第二接触结构与所述栅间隔物的外侧壁间隔开。11.根据权利要求1所述的半导体器件，其中所述绝缘图案包括低k电介质材料。12.根据权利要求8所述的半导体器件，其中所述第一导电接触插塞包括第二导电图案以及覆盖所述第二导电图案的底部和侧壁的第二阻挡图案，以及 其中所述第二导电接触插塞包括第三导电图案以及覆盖所述第三导电图案的底部和侧壁的第三阻挡图案。13.根据权利要求12所述的半导体器件，其中所述第二导电图案和第三导电图案包括钨，所述第二阻挡图案和第三阻挡图案包括钛氮化物。14.根据权利要求1所述的半导体器件，还包括: 设置在所述衬底上的隔离图案；以及 从所述衬底突出的有源鳍，所述有源鳍的下侧壁被所述隔离图案覆盖。15.根据权利要求14所述的半导体器件，其中多个有源鳍在所述第二方向上彼此间隔开，以及 其中所述源/漏层共同地接触所述多个有源鳍当中的多个第一有源鳍，所述多个第一有源鳍在所述第二方向上彼此相邻。16.根据权利要求15所述的半导体器件，其中多个源/漏层在所述第二方向上在所述衬底上彼此间隔开，以及 其中所述第二接触插塞结构垂直地重叠所述源/漏层中的每个，所述第一导电接触插塞设置于所述栅结构上在所述第一方向上邻近所述第二接触插塞结构，所述第一导电接触插塞和所述第二接触插塞结构不是设置于所述第二方向上彼此间隔开的所述源/漏层中的相邻源/漏层之间。17.根据权利要求1所述的半导体器件，还包括设置在所述衬底上的隔离图案， 其中所述衬底通过所述隔离图案被划分成有源区和场区，多个有源区在所述第二方向上彼此间隔开。18.根据权利要求17所述的半导体器件，其中所述源/漏层设置于所述第二方向上彼此间隔开的所述有源区中的相邻有源区上，以及 其中所述第一导电接触插塞和所述第二接触插塞结构垂直地重叠所述有源区中的对应的有源区，并且不是设置于所述第二方向上彼此间隔开的所述有源区中的相邻有源区之间的所述场区上。19.根据权利要求1所述的半导体器件，其中所述源/漏层包括掺杂的单晶硅、掺杂的单晶碳化硅或掺杂的单晶硅锗。20.根据权利要求1所述的半导体器件，其中所述栅结构包括: 栅电极；以及 栅绝缘图案，其覆盖所述栅电极的底部和侧壁。21.根据权利要求20所述的半导体器件，其中所述栅电极包括金属，所述栅绝缘图案包括铪氧化物、钽氧化物或锆氧化物。22.一种半导体器件，包括: 在第二方向上以第二距离彼此间隔开的多个第一有源鳍组，所述第一有源鳍组中的每个包括在所述第二方向上以小于所述第二距离的第一距离彼此间隔开的多个第一有源鳍，所述第一有源鳍中的每个从衬底突出并且在基本上垂直于所述第二方向的第一方向上延伸； 栅结构，其在所述第二方向上延伸并且设置在所述衬底的具有所述第一有源鳍组的部分上； 在所述第二方向上彼此间隔开的多个源/漏层，所述源/漏层中的每个设置在每个所述第一有源鳍组的邻近所述栅结构的部分上； 所述源/漏层中的每个上设置的金属硅化物图案； 第二导电接触插塞，其接触所述金属硅化物图案的第一部分的上表面；以及 第一导电接触插塞，其接触所述栅结构的在所述第一方向上邻近所述源/漏层中的每个的部分的上表面，所述第一导电接触插塞与所述第二导电接触插塞间隔开。23.根据权利要求22所述的半导体器件，还包括绝缘图案，所述绝缘图案接触所述金属硅化物图案的第二部分的上表面，所述绝缘图案和所述第二导电接触插塞沿所述第二方向布置并且彼此接触。24.根据权利要求23所述的半导体器件，还包括导电图案结构，其位于所述金属硅化物图案和第二接触插塞结构之间，所述第二接触插塞结构包括所述第二导电接触插塞和所述绝缘图案。25.—种半导体器件，包括: 栅电极，其设置在衬底上并且在第二方向上延伸； 源电极，其设置在所述衬底上在交叉所述第二方向的第一方向上邻近所述栅电极的第一侧； 漏电极，其设置在所述衬底上在所述第一方向上邻近所述栅电极的第二侧； 第一导电接触插塞，其设置在所述栅电极上； 第二导电接触插塞，其设置在所述源电极上并且在所述第二方向上与所述第一导电接触插塞间隔开； 第三导电接触插塞，其设置在所述漏电极上并且在所述第二方向上与所述第一导电接触插塞间隔开； 第一绝缘图案，其设置在所述源电极上，所述第一绝缘图案和所述第二导电接触插塞在所述第二方向上排列并且彼此接触；以及 第二绝缘图案，其设置在所述漏电极上，所述第二绝缘图案和所述第三导电接触插塞在所述第二方向上排列并且彼此接触。
【文档编号】H01L21/768GK106098775SQ201610282358
【公开日】2016年11月9日
【申请日】2016年4月29日
【发明人】金伦楷, 李化成, 赵槿汇
【申请人】三星电子株式会社