一种VDMOS器件及其制作方法与流程

本发明涉及半导体技术领域，具体的说是一种vdmos器件及其制作方法。

背景技术：

半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率，体积和重量，第一只工业用普通晶闸管是1957年由美国通用电气公司研制的,它标志着现代电力电子技术的诞生,从此以功率变换器为核心的电力电子变换装置几乎应用于现代工业的各个领域。

自从垂直导电双扩散新结构诞生以来，电子电力得到了迅速发展，由于其独特的高输入阻抗，低驱动功率，高开关速度，优越的频率特性以及很好的热稳定性等特点，广泛地应用于开关电源，汽车电子，马达驱动，高频振荡器等各个领域。然而，由于引入了沟槽结构，沟槽底部的面积较大，在栅极和漏极之间存在较大的寄生电容，这大大的降低了器件的频率特性。

技术实现要素：

本发明实施例提供了一种vdmos器件及其制作方法，能够提高了器件的频率响应。

第一方面，本发明实施例提供了一种vdmos器件的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；在所述外延层表面生长掩膜层，在所述掩膜层的阻挡下在所述外延层上形成沟槽；通过第一注入，在所述沟槽底部的外延层区域形成第一导电类型的第一掺杂区；对所述沟槽侧壁及底部进行第一次高温氧化，以在所述沟槽侧壁及底部生长第一氧化层，同时所述第一掺杂区的掺杂离子扩散，在所述外延层内形成包裹所述沟槽底部的第二掺杂区；通过第二注入，在所述第一氧化层下表面的外延层区域及所述第二掺杂区的部分区域形成第一导电类型第三掺杂区；对所述沟槽侧壁及底部进行第二次高温氧化，同时第二掺杂区及所述第三掺杂区被氧化为所述第一氧化层的部分区域，所述第二掺杂区及所述第三掺杂区的掺杂离子向所述外延层扩散，进而在所述外延层内形成包裹所述沟槽底部的第四掺杂区；去除所述沟槽侧壁的第一氧化层，在所述沟槽的侧壁形成栅极氧化层；在所述沟槽内填充多晶硅；形成体区、源区、深体区、介质层、正面金属层及背面金属层。

第二方面，本发明实施例提供了一种vdmos器件，包括：第一导电类型的衬底，形成在在所述衬底上的第一导电类型的外延层；形成在所述外延层上的沟槽；形成在所述沟槽底部的第一氧化层；形成在所述沟槽侧壁的栅极氧化层，所述第一氧化层的厚度大于所述栅极氧化层；形成包裹在所述沟槽底部的第一导电类型的第四掺杂区；填充于所述沟槽内的多晶硅；体区、源区、深体区、介质层、正面金属层及背面金属层。

可以理解，由于所述沟槽底部的第一氧化层厚度增大，使vdmos器件的栅极和漏极之间的寄生电容大大减小，从而改善了其开关速度和频率响应，进而使器件具有良好的频率特性，且本方法制造工艺步骤简单，器件良率提升，可靠性高。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。

图1是本发明实施例提出的制作vdmos器件的方法的流程示意图；

图2是本发明实施例提出的vdmos器件的剖面结构示意图；

图3至图11是本发明实施例提出的制作晶体管的方法的剖面结构示意图；

附图标记说明：1、衬底；2、外延层；3、掩膜层；4、沟槽；5、第一掺杂区；6、第一氧化层；7、第二掺杂区；8、第三掺杂区；9、第四掺杂区；10、栅极氧化层；11、多晶硅；12、体区；13、源区。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为p型，则重掺杂的第一导电类型为p+型，轻掺杂的第一导电类型为p-型；如果第一导电类型的多数载流子为电子，则第一导电类型为n型，重掺杂的第一导电类型为n+型，轻掺杂的第一导电类型为n-型。在接下来的实施例中，均以所述第一导电类型为n型及所述第二导电类型为p型为例进行描述，但并不对此进行限定。

请参阅图1及图2，图1是本发明实施例提出的制作vdmos(verticaldoublediffusionmetaloxidesemiconductor，沟槽型垂直双扩散金属氧化物半导体晶体管)器件的方法的流程示意图，图2是本发明实施例提出的vdmos器件的剖面结构示意图；本发明提供一种vdmos器件的制作方法，包括：

步骤s01：提供第一导电类型的衬底1，在所述衬底1上形成第一导电类型的外延层2；

步骤s02：在所述外延层2表面生长掩膜层，在所述掩膜层的阻挡下在所述外延层2上形成沟槽；

步骤s03：通过第一注入，在所述沟槽底部的外延层2区域形成第一导电类型的第一掺杂区；

步骤s04：对所述沟槽侧壁及底部进行第一次高温氧化，以在所述沟槽侧壁及底部生长第一氧化层，同时所述第一掺杂区的掺杂离子扩散，在所述外延层2内形成包裹所述沟槽底部的第二掺杂区；

步骤s05：通过第二注入，在所述第一氧化层下表面的外延层2区域及所述第二掺杂区的部分区域形成第一导电类型第三掺杂区；

步骤s06：对所述沟槽侧壁及底部进行第二次高温氧化，同时第二掺杂区及所述第三掺杂区被氧化为所述第一氧化层的部分区域，所述第二掺杂区及所述第三掺杂区的掺杂离子向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽底部的第四掺杂区；

步骤s07：去除所述沟槽侧壁的第一氧化层，在所述沟槽的侧壁形成栅极氧化层；

步骤s08：在所述沟槽内填充多晶硅；

步骤s09：形成体区、源区、深体区、介质层、正面金属层及背面金属层。

可以理解，由于所述沟槽底部的第一氧化层厚度增大，使vdmos器件的栅极和漏极之间的寄生电容大大减小，从而改善了其开关速度和频率响应，进而使器件具有良好的频率特性，且本方法制造工艺步骤简单，器件良率提升，可靠性高。

下面参照附图，对上述形成所述晶体管的方法加以详细阐述。

为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为n型，第二导电类型为p型。

请参照附图3，执行步骤s01：提供第一导电类型的衬底1，在所述衬底1形成第一导电类型的外延层2；具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为n型轻掺杂衬底，其掺杂浓度在5e11-8e13/cm³之间，其掺杂离子具体为磷离子。

所述外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为n型掺杂，所述外延层2为n型掺杂，在其他实施方式中，若所述衬底1为p型掺杂，所述外延层2为p型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。

请参照附图4，执行步骤s02：在所述外延层2表面生长掩膜层3，在所述掩膜层3的阻挡下在所述外延层2上形成沟槽4；具体的，形成所述掩膜层3的方法可以为通过淀积或高温氧化工艺在所述外延层2上表面形成掩膜层3，然后在掩膜层3上形成光刻胶层，之后采用具有所述沟槽4图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽4图形的光刻胶层。以具有所述沟槽4图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述掩膜层3上蚀刻形成所述沟槽4的图形开口。然后以具有所述沟槽4图形开口的掩膜层3为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述掩膜层3覆盖的所述外延层2区域，进而形成所述沟槽4。在上述过程中，为了保证曝光精度，还可在光刻胶层和掩膜层3之间形成抗反射层。在本实施方式中，所述沟槽4的数量为两个。所述沟槽4可以为直角沟槽4或者倾斜沟槽4，在本实施方式中，所述沟槽4为直角沟槽，其截面形状为矩形，且所述沟槽4的数量为两个，两个所述沟槽4的形状、大小及沟槽4的深度一致。在其他实施方式中，所述沟槽4的数量、形状可根据实际工艺及器件要求来定，再此不做过多的限定。

请参照附图5，执行步骤s03：通过第一注入，在所述沟槽4底部的外延层2区域形成第一导电类型的第一掺杂区5。在本实施方式中，所述第一注入的注入离子为磷离子，所述第一注入的注入剂量在5e12-8e12/cm²之间，注入能量在20-30kev之间。在本实施方式中，由于所述沟槽4为直角沟槽，因此，所述第一注入为角度为0°的垂直注入，其目的是为了使所述第一注入只注入到所述沟槽4底部而不能注入到所述沟槽4侧壁上，避免影响所述器件的开启电压。所述第一掺杂区5形成于所述沟槽4的底部区域，其深度在200-400a之间。

请参照附图6，执行步骤s04：对所述沟槽4侧壁及底部进行第一次高温氧化，以在所述沟槽4侧壁及底部生长第一氧化层6，同时所述第一掺杂区5的掺杂离子扩散，在所述外延层2内形成包裹所述沟槽4底部的第二掺杂区7。所述第一次高温氧化的温度高于后续形成所述氧化层的温度，以避免对所述沟槽4底部的所述第一掺杂区5造成影响，具体的，对所述沟槽4侧壁及底部进行第一次高温氧化在950°-1000℃之间，所述第一氧化层6的厚度要大于所述第一掺杂区5的结深，更具体的，在本实施方式中，所述第一氧化层6的厚度在400-800a之间，由于所述第一氧化层6具有吸硼排磷的特性，在所述第一氧化层6形成之后，所述n型杂质会累积在所述第一氧化层6与所述外延层2的交界处，进而形成所述第二掺杂区7。需要说明的是，所述第二掺杂区7包裹所述沟槽4底部的意为所述第二掺杂区7包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。

请参照附图7，执行步骤s05：通过第二注入，在所述第一氧化层6下表面的外延层2区域及所述第二掺杂区7的部分区域形成第一导电类型第三掺杂区8。具体的，所述第二注入的离子类型与所述第一注入的离子类型相同，但由于存在所述第一氧化层6，所述第二注入的注入能量高于所述第一注入，具体在60-70kev之间，除此之外，其注入剂量也同样高于所述第一注入，具体的，所述第二注入的注入剂量在8e12-1e13/cm²之间。更具体的，所述第三掺杂区8形成于所述第一氧化层6下方的第二掺杂区7的中部区域并延伸进入所述外延层2，即，所述第三掺杂区8的结深深于所述第二掺杂区7。在本实施方式中，所述第三掺杂区8的结深在180-200a之间。

请参照附图8，执行步骤s06：对所述沟槽4侧壁及底部进行第二次高温氧化，同时第二掺杂区7及所述第三掺杂区8被氧化为所述第一氧化层6的部分区域，所述第二掺杂区7及所述第三掺杂区8的掺杂离子向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9；具体的，所述第二次高温氧化的温度要低于所述第一次高温氧化的温度，以防止所述第二次高温氧化对所述第二掺杂区7造成二次扩散的影响，所述第二次高温氧化形成的第一氧化层6的厚度要高于所述第三掺杂区8的深度，即，在进行所述第二次高温氧化时，所述第二掺杂区7与所述第三掺杂区8的区域全部被氧化为所述第一氧化层6。此时，所述第二掺杂区7及所述第三掺杂区8的掺杂离子会向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9，同样的，所述第四掺杂区9包括所述沟槽4底部意指包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。更具体的，所述第二次高温氧化的温度在900-950℃之间，所述第二高温氧化形成的第一氧化层6的厚度在400a左右，通过所述第一次高温氧化及所述第二次高温氧化的叠加，所述第一氧化层6的总厚度在为800-1200a之间。可以理解的是，本申请的实施例通过进行两次注入，进而降低形成的所述第四掺杂区9的结深，使杂质束缚于所述第一氧化层6与所述外延层2的界面，进而可以降低积累区的电阻，从而降低器件导通电阻，降低器件导通损耗，同时不会影响到器件的击穿电压。通过仅仅通过一次注入，要形成比较厚的所述第一氧化层6，必须要进一步增加氧化时间，此时会形成较深的第四掺杂区9，进而极大地影响器件的击穿电压，提高器件的性能及可靠性。

请参照附图9，执行步骤s07：去除所述沟槽4侧壁的第一氧化层6，在所述沟槽4的侧壁形成栅极氧化层10；具体的，去除所述第一氧化层6的方式可以为干法刻蚀也可以为湿法刻蚀，在本实施方式中，去除所述沟槽4侧壁的所述第一氧化层6的刻蚀方式优选为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高等优点，进一步保证了器件的性能。具体的，所述栅极氧化层10通过第三次高温氧化形成，所述第三次高温氧化的温度低于所述第一次高温氧化及第二次高温氧化的温度，具体温度在850-900℃之间，形成的所述栅极氧化层10的厚度在500-600a之间。可以理解，本发明实施例提供的一种vdmos器件的制作方法形成的位于沟槽4底部的所述第一氧化层6的厚度要远远厚于所述栅极氧化层10，进而可以大大降低了器件的栅电容，提高器件的频率响应。在沟槽4底部，特别是所述沟槽4底部的拐角处，由于电场较集中，极易出现栅极氧化层10提前击穿现象，通过根据本方法在沟槽4底部及拐角形成厚度远超栅极氧化层10的厚氧，击穿电压高，不会出现栅极氧化层10提前击穿的现象，器件良率提升，可靠性高。

还需说明的是，对于一些大尺寸的vdmos器件，根据器件的实际需求可以采用更多次的注入及更多次的高温氧化来实现，本发明对此不做限定。

请参照附图10，执行步骤s08：在所述沟槽4内填充多晶硅11；具体的在所述沟槽4内填充所述多晶硅11的方式优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步的，在所述沟槽4内填充多晶硅11后，为了将所述沟槽4完全填满，并获得一个平整的表面，在填充所述多晶硅11之后，通常还会对所述外延层2的上表面进行平坦化操作，去除所述第一掩膜层3以及沟槽4外的多晶硅11，具体采用的是化学机械研磨的方式，本实施例中，化学机械抛光工艺(chemicalmechanicalpolishing，简称cmp)是通过化学和机械力获得平滑表面的加工过程，可大大提高了抛光精度和抛光速度，提高了抛光的质量，降低了生产成本。

请参照附图11，执行步骤s09：形成体区12、源区13、深体区14、介质层(图未示)、正面金属层(图未示)及背面金属层(图未示)。进一步的，所述形成体区12、源区13、深体区14、介质层、正面金属层及背面金属层具体包括：在外延层2表面区域形成第二导电类型的体区12；在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13；在所述体区12表面区域形成与所述源区13连接的第二导电类型的深体区14；在所述外延层2表面生长介质层，并在所述介质层上形成接触孔；在所述介质层及所述接触孔内淀积正面金属层，所述正面金属层通过所述接触孔与所述深体区14及所述源区13电连接；在所述衬底1远离所述外延层2一侧表面形成背面金属层。具体地，所述体区12时，采用第二导电类型离子注入工艺，其中注入的第二导电类型离子可以为硼离子，注入剂量在1.0e13-1.0e15/cm²之间，能量可以为60-120kev，然后进行高温驱入，温度可以为900-1150℃，驱入时间可以为40～100分钟，在其他实施方式，其注入的第二导电类型离子还可以为铟、镓等三价离子。在本实施方式中，在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13具体包括：通过光刻工艺定义出所述源区13的区域，并采用离子注入工艺，注入第一导电类型的离子。其中注入的第一导电类型的离子可以为砷或磷离子，注入的剂量可以为1.0e15-1.0e16个/cm²，能量可以为50-120kev，然后进行离子激活，离子激活的温度可以为800～1000度，离子激活的时间可以为20-60分钟。更具体的，所述介质层的二氧化硅层或者掺杂硼和磷的二氧化硅层。在所述外延层2上方淀积介质层后，进行对所述接触孔的光刻和刻蚀工艺，具体的接触孔的光刻和刻蚀工艺为现有技术，在此不再一一赘述。更具体的，所述正面金属层可以为铝硅铜合金，形成源极金属层，厚度可以为2-4微米，所述背面金属层可以为钛镍银复合层，形成漏极金属层。

请再次参阅图2，进一步的，本发明实施例提供一种vdmos器件，包括：

第一导电类型的衬底1，形成在在所述衬底1上的第一导电类型的外延层2；形成在所述外延层2上的沟槽4；形成在所述沟槽4底部的第一氧化层6；形成在所述沟槽4侧壁的栅极氧化层10，所述第一氧化层6的厚度大于所述栅极氧化层10；形成包裹在所述沟槽4底部的第一导电类型的第四掺杂区9；填充于所述沟槽4内的多晶硅11；体区12、源区13、深体区14、介质层、正面金属层及背面金属层。

可以理解，由于所述沟槽底部的第一氧化层6的厚度大于所述栅极氧化层10，使vdmos器件栅极和漏极之间的寄生电容大大减小，从而改善了其开关速度和频率响应，进而使器件具有良好的频率特性，且本方法制造工艺步骤简单，器件良率提升，可靠性高。

请再次参阅图3，进一步的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为n型轻掺杂衬底，其掺杂浓度在5e11-8e13/cm³之间，其掺杂离子具体为磷离子。

所述外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为n型掺杂，所述外延层2为n型掺杂，在其他实施方式中，若所述衬底1为p型掺杂，所述外延层2为p型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。

请再次参阅图4，进一步的，形成所述沟槽具体包括：通过淀积或高温氧化工艺在所述外延层2上表面形成掩膜层3，然后在掩膜层3上形成光刻胶层，之后采用具有所述沟槽4图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽4图形的光刻胶层。以具有所述沟槽4图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述掩膜层3上蚀刻形成所述沟槽4的图形开口。然后以具有所述沟槽4图形开口的掩膜层3为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述掩膜层3覆盖的所述外延层2区域，进而形成所述沟槽4。在上述过程中，为了保证曝光精度，还可在光刻胶层和掩膜层3之间形成抗反射层。在本实施方式中，所述沟槽4的数量为两个。所述沟槽4可以为直角沟槽4或者倾斜沟槽4，在本实施方式中，所述沟槽4为直角沟槽，其截面形状为矩形，且所述沟槽4的数量为两个，两个所述沟槽4的形状、大小及沟槽4的深度可以一致或不一致。在其他实施方式中，所述沟槽4的数量、形状可根据实际工艺及器件要求来定，再此不做过多的限定。

请再次参阅图5到图10，进一步的，所述第四掺杂区9及所述第一氧化层6的形成过程包括：

通过第一注入，在所述沟槽4底部的外延层2区域形成第一导电类型的第一掺杂区5。在本实施方式中，所述第一注入的注入离子为磷离子，所述第一注入的注入剂量在5e12-8e12/cm²之间，注入能量在20-30kev之间。

对所述沟槽4侧壁及底部进行第一次高温氧化，以在所述沟槽4侧壁及底部生长第一氧化层6，同时所述第一掺杂区5的掺杂离子扩散，在所述外延层2内形成包裹所述沟槽4底部的第二掺杂区7。所述第一次高温氧化的温度高于后续形成所述氧化层的温度，以避免对所述沟槽4底部的所述第一掺杂区5造成影响，具体的，对所述沟槽4侧壁及底部进行第一次高温氧化在950°-1000℃之间，所述第一氧化层6的厚度要大于所述第一掺杂区5的结深，更具体的，在本实施方式中，所述第一氧化层6的厚度在400-800a之间，由于所述第一氧化层6具有吸硼排磷的特性，在所述第一氧化层6形成之后，所述n型杂质会累积在所述第一氧化层6与所述外延层2的交界处，进而形成所述第二掺杂区7。需要说明的是，所述第二掺杂区7包裹所述沟槽4底部的意为所述第二掺杂区7包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。

通过第二注入，在所述第一氧化层6下表面的外延层2区域及所述第二掺杂区7的部分区域形成第一导电类型第三掺杂区8。具体的，所述第二注入的离子类型与所述第一注入的离子类型相同，但由于存在所述第一氧化层6，所述第二注入的注入能量高于所述第一注入，具体在60-70kev之间，除此之外，其注入剂量也同样高于所述第一注入，具体的，所述第二注入的注入剂量在8e12-1e13/cm²之间。更具体的，所述第三掺杂区8形成于所述第一氧化层6下方的第二掺杂区7的中部区域并延伸进入所述外延层2，即，所述第三掺杂区8的结深深于所述第二掺杂区7。在本实施方式中，所述第三掺杂区8的结深在180-200a之间。

对所述沟槽4侧壁及底部进行第二次高温氧化，同时第二掺杂区7及所述第三掺杂区8被氧化为所述第一氧化层6的部分区域，所述第二掺杂区7及所述第三掺杂区8的掺杂离子向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9。具体的，所述第二次高温氧化的温度要低于所述第一次高温氧化的温度，以防止所述第二次高温氧化对所述第二掺杂区7造成二次扩散的影响，所述第二次高温氧化形成的第一氧化层6的厚度要高于所述第三掺杂区8的深度，即，在进行所述第二次高温氧化时，所述第二掺杂区7与所述第三掺杂区8的区域全部被氧化为所述第一氧化层6。此时，所述第二掺杂区7及所述第三掺杂区8的掺杂离子会向所述外延层2扩散，进而在所述外延层2内形成包裹所述沟槽4底部的第四掺杂区9，同样的，所述第四掺杂区9包括所述沟槽4底部意指包裹所述沟槽4的底部以及靠近其底部的部分侧壁区域，在次不应引起歧义。更具体的，所述第二次高温氧化的温度在900-950℃之间，所述第二高温氧化形成的第一氧化层6的厚度在400a左右，通过所述第一次高温氧化及所述第二次高温氧化的叠加，所述第一氧化层6的厚度在为800-1200a之间。

可以理解的是，本申请的实施例通过进行两次注入，进而降低形成的所述第四掺杂区9的结深，使杂质束缚于所述第一氧化层6与所述外延层2的界面，进而可以降低积累区的电阻，从而降低器件导通电阻，降低器件导通损耗，同时不会影响到器件的击穿电压。通过仅仅通过一次注入，要形成比较厚的所述第一氧化层6，必须要进一步增加氧化时间，此时会形成较深的第四掺杂区9，进而极大地影响器件的击穿电压，提高器件的性能及可靠性。

请再次参阅图11，进一步的，所述体区12形成在在外延层2表面区域，所述源区13形成在所述沟槽4两侧的体区12表面区域，所述深体区14形成在所述体区12表面区域且与所述源区13连接；所述介质层形成在所述外延层2表面且所述介质层上形成接触孔；所述正面金属层通过所述接触孔与所述深体区14及所述源区13电连接；所述背面金属层形成于所述衬底1远离所述外延层2一侧表面。更具体的，所述形成体区12、源区13、深体区14、介质层、正面金属层及背面金属层具体包括：在外延层2表面区域形成第二导电类型的体区12；在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13；在所述体区12表面区域形成与所述源区13连接的第二导电类型的深体区14；在所述外延层2表面生长介质层，并在所述介质层上形成接触孔；在所述介质层及所述接触孔内淀积正面金属层，所述正面金属层通过所述接触孔与所述深体区14及所述源区13电连接；在所述衬底1远离所述外延层2一侧表面形成背面金属层。具体地，所述体区12时，采用第二导电类型离子注入工艺，其中注入的第二导电类型离子可以为硼离子，注入剂量在1.0e13-1.0e15/cm²之间，能量可以为60-120kev，然后进行高温驱入，温度可以为900-1150℃，驱入时间可以为40～100分钟，在其他实施方式，其注入的第二导电类型离子还可以为铟、镓等三价离子。在本实施方式中，在所述沟槽4两侧的体区12表面区域内形成第一导电类型的源区13具体包括：通过光刻工艺定义出所述源区13的区域，并采用离子注入工艺，注入第一导电类型的离子。其中注入的第一导电类型的离子可以为砷或磷离子，注入的剂量可以为1.0e15-1.0e16个/cm²，能量可以为50-120kev，然后进行离子激活，离子激活的温度可以为800～1000度，离子激活的时间可以为20-60分钟。更具体的，所述介质层的二氧化硅层或者掺杂硼和磷的二氧化硅层。在所述外延层2上方淀积介质层后，进行对所述接触孔的光刻和刻蚀工艺，具体的接触孔的光刻和刻蚀工艺为现有技术，在此不再一一赘述。更具体的，所述正面金属层可以为铝硅铜合金，形成源极金属层，厚度可以为2-4微米，所述背面金属层可以为钛镍银复合层，形成漏极金属层。

进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。