氮化物半导体装置以及制造氮化物半导体装置的方法与流程

本发明涉及氮化物半导体装置以及制造氮化物半导体装置的方法。

背景技术：

在上野胜典(2017)的“同质外延gan上常关型mosfet的开发(ホモエピgan上ノーマリオフ型mosfetの開発)”(《应用物理》，第86卷，第5号，第376-380页)中公开了一种半导体装置，该半导体装置包括半导体层、栅绝缘膜和栅电极。在该半导体装置中，半导体层包括第一体层、第二体层、漂移层、第一源层和第二源层。第一体层是第一导电型并且暴露于半导体层的前表面。第二体层是第一导电型并且暴露于半导体层的前表面。在第一体层与第二体层之间设置有间隔部。漂移层是第二导电型，其从第一体层与第二体层之间的间隔部延伸到与第一体层的底面接触的位置以及与第二体层的底面接触的位置，并且在间隔部中暴露于半导体层的前表面。第一源层是第二导电型，其通过第一体层与漂移层分开，并且暴露于半导体层的前表面。第二源层是第二导电型，其通过第二体层与漂移层分开，并且暴露于半导体层的前表面。栅绝缘膜在暴露出第一源层、第一体层、漂移层、第二体层以及第二源层的范围内覆盖半导体层的前表面。栅电极通过栅绝缘膜面向第一体层以及第二体层。

当导通上述垂直型半导体装置时，栅电极的电位增加到等于或高于栅阈值。结果，在第一体层的栅绝缘膜附近以及第二体层的栅绝缘膜附近形成沟道。载流子经由沟道在源层(即，第一源层和第二源层)与漂移层之间流动。由此，在形成在半导体层的前表面上的源电极与形成在半导体层的后表面上的漏电极之间提供电导通。在栅电极的电位降低到小于栅阈值的情况下，沟道消失，并且载流子的流动停止。由此，半导体装置被关断。

技术实现要素：

在上野胜典(2017)的“同质外延gan上常关型mosfet的开发(ホモエピgan上ノーマリオフ型mosfetの開発)”(《应用物理》，第86卷，第5号，第376-380页)中，当半导体装置被关断时，反向电压被施加到体层(即，第一体层和第二体层)与漂移层之间的界面的pn结。因此，耗尽层从体层扩展到漂移层，并且漂移层被耗尽。结果，在漂移层内部产生电位分布，并且对漂移层施加电场。作为对此研究的结果，可以理解：当半导体装置被关断时，高电场集中在各体层在间隔部一侧的下端部周围，并且半导体装置的耐压降低。本发明提供一种垂直型氮化物半导体装置以及制造氮化物半导体装置的方法，该半导体装置能够缓和体层在间隔部一侧的下端部周围的电场。

本发明的第一方面涉及一种氮化物半导体装置。该氮化物半导体装置包括氮化物半导体层、栅绝缘膜、源电极、漏电极以及栅电极。氮化物半导体层包括第一体层、第二体层、漂移层、第一源层以及第二源层。第一体层是第一导电型层并且暴露于氮化物半导体层的前表面。第二体层是第一导电型层并且暴露于所述前表面。漂移层是第二导电型层，其从间隔部延伸到与第一体层的底面接触的位置以及与第二体层的底面接触的位置，并在间隔部暴露于前表面，间隔部是第一体层与第二体层之间的区域。第一源层是第二导电型层，其通过第一体层与漂移层分开，并暴露于前表面。第二源层是第二导电型层，其通过第二体层与漂移层分开，并且暴露于前表面。栅绝缘膜在暴露出第一源层、第一体层、漂移层、第二体层以及第二源层的范围内覆盖前表面。源电极在未设置有栅绝缘膜的范围内与第一源层、第一体层、第二源层以及第二体层接触。漏电极与氮化物半导体层的后表面接触。所述栅电极通过栅绝缘膜面向第一体层以及第二体层。漂移层包括：第一漂移层，其从与第一体层的底面接触的位置延伸到与第二体层的底面接触的位置；以及电场缓和层，其与第一下端部以及第二下端部接触，并与第一漂移层接触，并具有低于第一漂移层的第二导电型杂质浓度。第一下端部是第一体层在间隔部一侧的侧面的下端部，第二下端部是第二体层在间隔部一侧的侧面的下端部。

当氮化物半导体装置被关断时，电场缓和层以及第一漂移层被耗尽。电场缓和层的第二导电型杂质浓度低于第一漂移层的第二导电型杂质浓度。因此，耗尽的电场缓和层中的固定电荷(第二导电型杂质)的浓度低于耗尽的第一漂移层中的固定电荷(第二导电型杂质)的浓度。于是，在耗尽的电场缓和层内部比在耗尽的第一漂移层内部更难产生电场。在氮化物半导体层中，由于电场缓和层配置在与各体层在间隔部一侧的侧面的下端部接触的位置处，因此可以缓和各体层在间隔部一侧的下端部周围的电场。由此，可以提高氮化物半导体装置的耐压。

在根据本发明的第一方面的氮化物半导体装置中，电场缓和层可以从第一下端部延伸到第二下端部。漂移层可以包括第二漂移层，该第二漂移层配置在比电场缓和层靠近前表面一侧的间隔部中，并且具有高于电场缓和层的第二导电型杂质浓度。

根据本发明的第一方面，由于设置在间隔部中的第二漂移层的第二导电型杂质浓度高于电场缓和层的第二导电型杂质浓度，因此能够降低相对于在间隔部中流动的电流的电阻。

在根据本发明的第一方面的氮化物半导体装置中，电场缓和层可包括：第一部分，其与第一下端部接触、以及第二部分，其与第二下端部接触且与第一部分分开。漂移层可以包括第二漂移层，该漂移层配置在所述间隔部中，具有高于电场缓和层的第二导电型杂质浓度，并且在第一部分与第二部分之间与第一漂移层连接。

在本发明的第一方面中，设置在间隔部中的第二漂移层在第一部分与第二部分之间与第一漂移层连接。由于第二漂移层的第二导电型杂质浓度高于电场缓和层的第二导电型杂质浓度，因此电流在第一漂移层与第二漂移层的连接部分中流动，从而能够进一步降低相对于电流的电阻。

在根据本发明的第一方面的氮化物半导体装置中，电场缓和层可以在间隔部中延伸到前表面。

在根据本发明的第一方面的氮化物半导体装置中，漂移层可以包括漏接触层，该漏接触层配置在比第一漂移层靠近后表面一侧，暴露于后表面，并且具有高于第一漂移层的第二导电型杂质浓度。

本发明的第二方面涉及一种制造氮化物半导体装置的方法。该方法包括：使第一漂移层生长、使体层生长、形成凹部、使电场缓和层生长、研磨电场缓和层、形成源层、形成栅绝缘膜、形成栅电极、形成源电极、以及形成漏电极。在使第一漂移层生长时，使第一漂移层在氮化物半导体衬底的前表面上生长，第一漂移层由第二导电型氮化物半导体构成，氮化物半导体衬底由第二导电型氮化物半导体构成。在使体层生长时，使体层在第一漂移层的前表面上生长，体层由第一导电型氮化物半导体构成的。在形成凹部时，形成从体层的前表面穿过体层并到达第一漂移层的凹部。在使电场缓和层生长时，使电场缓和层在凹部内和体层的前表面上生长，电场缓和层由具有低于第一漂移层的第二导电型杂质浓度的第二导电型氮化物半导体构成。在研磨电场缓和层时，研磨电场缓和层以暴露出体层的前表面并使电场缓和层保留在凹部内。在形成源层时，在凹部的两侧形成第二导电型源层，该第二导电型源层通过体层与第一漂移层以及电场缓和层分开，并暴露于体层的前表面。在形成栅绝缘膜时，形成覆盖各源层的前表面、体层的前表面、以及电场缓和层的前表面的范围的栅绝缘膜。在形成栅电极时，形成通过栅绝缘膜面向体层的栅电极。在形成源电极时，在未设置有栅绝缘膜的范围内，在各源层的前表面以及体层的前表面上形成源电极。在形成漏电极时，在氮化物半导体衬底的后表面上形成漏电极。

在上述制造方法中，形成穿过体层并到达第一漂移层的凹部，并且使电场缓和层在凹部内生长。因此，能够将电场缓和层配置在与体层的下端部接触的位置。于是，利用上述制造方法，当半导体装置被关断时，能够抑制电场集中在体层在凹部一侧的下端部周围。

本发明的第三方面涉及一种制造氮化物半导体装置的方法。该方法包括：使第一漂移层生长、使体层生长、形成凹部、使电场缓和层生长、蚀刻电场缓和层、使第二漂移层生长、形成源层、形成栅绝缘膜、形成栅电极、形成源电极、以及形成漏电极。在使第一漂移层生长时，使第一漂移层在氮化物半导体衬底的前表面上生长，第一漂移层由第二导电型氮化物半导体构成，氮化物半导体衬底由第二导电型氮化物半导体构成。在使体层生长时，使体层在第一漂移层的前表面上生长，体层由第一导电型氮化物半导体构成。在形成凹部时，形成从体层的前表面穿过体层并到达第一漂移层的凹部。在使电场缓和层生长时，使电场缓和层在凹部内和体层的前表面上生长，电场缓和层由具有低于第一漂移层的第二导电型杂质浓度的第二导电型氮化物半导体构成。在蚀刻电场缓和层时，去除体层上的电场缓和层以暴露出体层的前表面，并使电场缓和层保留在与体层在凹部一侧的各侧面的至少下端部接触的位置上。在使第二漂移层生长时，在蚀刻电场缓和层之后，使第二漂移层在凹部内生长，第二漂移层由具有高于电场缓和层的第二导电型杂质浓度的第二导电型氮化物半导体构成。在形成源层时，在凹部的两侧形成第二导电型源层，该第二导电型源层通过体层与第一漂移层、电场缓和层、以及第二漂移层分开，并暴露于体层的前表面。在形成栅绝缘膜时，形成覆盖包括各源层的前表面、体层的前表面、以及第二漂移层的前表面的范围的栅绝缘膜。在形成栅电极时，形成通过栅绝缘膜面向体层的栅电极。在形成源电极时，在未设置有栅绝缘膜的范围内，在各源层的前表面以及体层的前表面上形成源电极。在形成漏电极时，在氮化物半导体衬底的后表面上形成漏电极。

在上述制造方法中，形成穿过体层并到达第一漂移层的凹部，并且使电场缓和层在凹部内生长。因此，能够将电场缓和层配置在与体层的下端部接触的位置。于是，在通过上述制造方法制造的半导体装置中，当半导体装置被关断时，能够抑制电场集中在体层在凹部一侧的下端部上。在上述制造方法中，在形成电场缓和层之后，在凹部内部形成第二漂移层。因此，当半导体装置被导通时，能够将第一漂移层以及第二漂移层用作电流路径。第一漂移层以及第二漂移层的第二导电型杂质浓度高于电场缓和层的第二导电型杂质浓度。因此，利用通过上述制造方法制造的半导体装置，能够降低导通电阻。

附图说明

下面将参照附图描述本发明的示例性实施例的特征、优点和技术和工业意义，其中相同的附图标记表示相同的元件，并且其中：

图1是实施例1的mosfet的纵向剖视图；

图2是实施例1的mosfet的制造工序的说明图；

图3是实施例1的mosfet的制造工序的说明图；

图4是实施例1的mosfet的制造工序的说明图；

图5是实施例1的mosfet的制造工序的说明图；

图6是实施例1的mosfet的制造工序的说明图；

图7是实施例1的mosfet的制造工序的说明图；

图8是实施例2的mosfet的纵向剖视图；

图9是实施例2的mosfet的制造工序的说明图；

图10是实施例2的mosfet的制造工序的说明图；

图11是实施例2的mosfet的制造工序的说明图；

图12是实施例2的mosfet的制造工序的说明图；

图13是实施例2的mosfet的制造工序的说明图；

图14是实施例3的mosfet的纵向剖视图；以及

图15是实施例3的mosfet的制造工序的说明图。

具体实施方式

在图1中所示的金属-氧化物半导体场效应晶体管(mosfet)具有氮化物半导体层12。氮化物半导体层12是主要由氮化镓(gan)构成的半导体层。

氮化物半导体层12具有多个源层40、多个体层42、以及漂移层44。

各源层40是n型区域并且暴露于氮化物半导体层12的前表面12a。

各体层42是p型区域并且配置于对应的源层40的附近。各体层42覆盖对应的源层40的侧面和下表面。各体层42在邻近源层40的范围内暴露于氮化物半导体层12的前表面12a。体层42间隔配置。在下文中，体层42之间的间隔部被称为间隔部50。间隔部50可以被称为结型场效应晶体管(jfet)区域。各体层42具有高浓度区域42a、低浓度区域42b、以及体接触区域42c。

低浓度区域42b在间隔部50与源层40之间的范围内暴露于氮化物半导体层12的前表面12a。低浓度区域42b与源层40在间隔部50一侧的侧面和底面接触。高浓度区域42a配置于低浓度区域42b下方。高浓度区域42a的p型杂质浓度高于低浓度区域42b的p型杂质浓度。体接触区域42c在源层40的与间隔部50相反一侧的范围内暴露于氮化物半导体层12的前表面12a。体接触区域42c的下表面被低浓度区域42b覆盖。体接触区42c的p型杂质浓度高于高浓度区42a的p型杂质浓度。

漂移层44是n型区域并且从间隔部50延伸到与各体层42的底面接触的位置。在间隔部50内，漂移层44暴露于氮化物半导体层12的前表面12a。漂移层44暴露于氮化物半导体层12的后表面12b的几乎整个区域。漂移层44通过各体层42与各源层40分开。漂移层44具有第一漂移层46、漏接触层47、以及电场缓和层48。

第一漂移层46配置于各体层42下方。对于一对体层42，第一漂移层46从与第一体层42的底面(高浓度区域42a的底面)接触的位置延伸到与第二体层42的底面(高浓度区域42a的底面)接触的位置。第一漂移层46通过各体层42与各源层40分开。

漏接触层47配置于第一漂移层46下方。漏接触层47暴露于氮化物半导体层12的后表面12b的几乎整个区域。漏接触层47的n型杂质浓度高于第一漂移层46的n型杂质浓度。

电场缓和层48配置在间隔部50的整个区域上。于是，电场缓和层48与各体层42在间隔部50一侧的侧面43a的下端部43b接触。电场缓和层48延伸到间隔部50下方的区域。即，电场缓和层48从暴露于氮化物半导体层12的前表面12a的位置延伸到各体层42在间隔部50一侧的侧面43a的下端部43b下方。电场缓和层48配置于第一漂移层46上方并与第一漂移层46接触。电场缓和层48通过各体层42与各源层40分开。电场缓和层48的n型杂质浓度低于第一漂移层46的n型杂质浓度。

栅绝缘膜28、栅电极26、绝缘夹层24、以及源电极20配置在氮化物半导体层12的前表面12a上。

栅绝缘膜28覆盖氮化物半导体层12的前表面12a的一部分。栅绝缘膜28在暴露出源层40、源层40与间隔部50(即，电场缓和层48)之间的体层42、以及电场缓和层48的范围内覆盖氮化物半导体层12的前表面12a。在各体层42中，与栅绝缘膜28接触的部分(即，源层40与电场缓和层48之间的体层42的表层部分)是形成有沟道的沟道区域42d。栅绝缘膜28由例如，绝缘体(如氧化硅)构成。

栅电极26配置在栅绝缘膜28上。栅电极26覆盖栅绝缘膜28的前表面的整个区域。栅电极26通过栅绝缘膜28面向源层40的一部分、体层42(即，沟道区域42d)、以及电场缓和层48。栅电极26通过栅绝缘膜28与氮化物半导体层12隔离开来。

绝缘夹层24覆盖在与栅绝缘膜28相邻的范围内的源层40的一部分、栅电极26的前表面、以及栅绝缘膜28的侧面。即，栅电极26的附近被栅绝缘膜28以及绝缘夹层24覆盖。绝缘夹层24由例如绝缘体(如氧化硅)构成。

源电极20覆盖在与绝缘夹层24相邻的范围内的氮化物半导体层12的前表面12a、以及绝缘夹层24的前表面。源电极20通过绝缘夹层24与栅电极26隔离开来。源电极20与源层40以及体接触区域42c连接。

漏电极30配置在氮化物半导体层12的后表面12b上。漏电极30与漂移层44(漏接触层47)连接。

在栅电极26的电位增加到等于或高于栅阈值(导通mosfet所需的最小栅极电位)的情况下，电子被吸引到各体层42的沟道区域42d，由此在沟道区域42d中形成沟道。利用沟道，各源层40和漂移层44(电场缓和层48)连接，电子从源层40流向电场缓和层48。流入电场缓和层48的电子穿过第一漂移层46和漏接触层47并流向漏电极30。由此，在源电极20与漏电极30之间提供电导通，mosfet被导通。

在栅电极26的电位降低到小于栅阈值的情况下，沟道消失，并且电子的流动停止。即mosfet被关断。在mosfet被关断的情况下，反向电压(即，使得漂移层44具有高于体层42的电位的电压)被施加到各体层42与漂移层44之间的界面的pn结。耗尽层从pn结扩展到pn结附近。由于各体层42的p型杂质浓度远高于第一漂移层46以及电场缓和层48的n型杂质浓度，所以除了pn结附近之外，体层42几乎不会被耗尽。于是，耗尽层主要从pn结扩展到第一漂移层46以及电场缓和层48。因此，基本上整个电场缓和层48以及第一漂移层46被耗尽。在电场缓和层48以及第一漂移层46耗尽的情况下，在电场缓和层48以及第一漂移层46的内部产生电位分布。于是，电场被施加到电场缓和层48以及第一漂移层46。

未耗尽的体层42的侧面43a的下端部43b与耗尽的电场缓和层48以及第一漂移层46以一定角度接触。因此，体层42的形状变为容易在下端部43b附近产生高电场的形状。

在实施例1的mosfet中，电场缓和层48设置在与体层42在间隔部50一侧的侧面43a的下端部43b接触的位置处。电场缓和层48的n型杂质浓度低于第一漂移层46的n型杂质浓度。因此，耗尽的电场缓和层48内的固定电荷(n型杂质)的密度低于耗尽的第一漂移层46内的固定电荷(n型杂质)的密度。于是，电场缓和层48具有难以在电场缓和层48内产生电场的特性。由于电场缓和层48设置在与电场容易呈形状集中的体层42的侧面43a的下端部43b接触的位置上，因此可以通过电场缓和层48缓和下端部43b附近的电场。

由于通过电场缓和层48抑制了电场集中在下端部43b上，因此与正常情况相比，能够增加第一漂移层46的n型杂质浓度。因此，当mosfet被导通时，与正常情况相比，能够降低第一漂移层46的电阻(即，导通电阻)。

在上述实施例中，体层42包括：具有相对较高的p型杂质浓度的高浓度区域42a(以下称为“高浓度区域42a”)、具有相对较低的p型杂质浓度的低浓度区域42b(以下称为“低浓度区域42b”)、以及体接触区域42c。然而，高浓度区域42a的p型杂质浓度和低浓度区域42b的p型杂质浓度可以基本上彼此相等。也就是说，高浓度区域42a和低浓度区域42b可以共同视为一个区域。位于下方的层(即，附图标记42a)的p型杂质浓度可以低于位于上方的层(即，附图标记42b)的p型杂质浓度。这同样适用于下述的其他实施例。

将描述实施例1的mosfet的制造方法。如图2所示，使作为n型氮化物半导体层的第一漂移层46在作为n型氮化物半导体衬底的漏接触层47上外延生长。漏接触层47是主要由氮化镓(gan)构成的衬底(gan衬底)。第一漂移层46的n型杂质浓度低于漏接触层47的n型杂质浓度。使作为p型氮化物半导体层的体层42在第一漂移层46上外延生长。详细地，使高浓度区域42a在第一漂移层46上外延生长之后，使作为p型氮化物半导体层的低浓度区域42b在高浓度区域42a上外延生长。低浓度区域42b的p型杂质浓度低于高浓度区域42a的p型杂质浓度。可以在漏接触层47与第一漂移层46之间插入作为n型氮化物半导体层的缓冲层。也就是说，在使缓冲层在漏接触层47上生长之后，可以使第一漂移层46在缓冲层上生长。

如图3所示，在体层42(低浓度区域42b)的前表面上形成具有开口60的掩模58。蚀刻开口60内的体层42的前表面，由此形成凹部62。凹部62形成为穿过体层42并到达第一漂移层46。去除掩模58，并且如图4所示，使作为n型氮化物半导体层的电场缓和层48在各体层42(低浓度区域42b)的前表面上和凹部62内外延生长。在这种情况下，使电场缓和层48生长以使得凹部62被电场缓和层48填满。电场缓和层48的n型杂质浓度低于第一漂移层46的n型杂质浓度。

如图5所示，通过化学机械抛光(cmp)对电场缓和层48的前表面进行抛光。此处，如图5所示，使各体层42(低浓度区域42b)的前表面暴露出，并且将各体层42的前表面以及电场缓和层48的前表面平坦化。

如图6所示，将n型杂质离子选择性地注入到各体层42(低浓度区域42b)的一部分中，由此形成各源层40。各源层40通过各体层42与第一漂移层46以及电场缓和层48分开，并且形成为暴露于各体层42的前表面。如图6所示，将p型杂质离子注入到各体层42(低浓度区域42b)的一部分中，由此形成体接触区域42c。

如图7所示，形成栅绝缘膜28。栅绝缘膜28形成为覆盖包括各源层40的前表面、各体层42的前表面、以及电场缓和层48的前表面的范围。如图7所示，栅电极26形成为覆盖栅绝缘膜28的整个前表面。之后，通过形成绝缘夹层24、源电极20、以及漏电极30，由此完成图1的mosfet。如图1所示，源电极20形成为在未设置有栅绝缘膜28的范围内与各源层40的前表面以及各体层42的前表面接触。漏电极30形成为与漏接触层47(gan衬底)的后表面接触。

如上所述，利用上述制造方法，形成穿过体层42并到达第一漂移层46的凹部62，并且使电场缓和层48在凹部62内生长。因此，能够将电场缓和层48配置在与各体层42的下端部43b接触的位置。于是，利用上述制造方法，当mosfet被关断时，能够抑制电场集中在各体层42在凹部62一侧的下端部43上。

可以不按上述时间形成各源层40和各体接触区域42c。也就是说，可以在使高浓度区域42a以及低浓度区域42b生长之后的任何时间形成各源层40以及各体接触区域42c(参见图2)。这同样适用于其他实施例的mosfet的制造方法。

将参照图8描述实施例2的mosfet。在实施例2的mosfet的结构中，将不重复与实施例1的mosfet同样的结构的描述。在实施例2的mosfet中，如图8所示，漂移层44还具有第二漂移层49。第二漂移层49和电场缓和层48配置在间隔部50内。

电场缓和层48从与各体层42的高浓度区域42a的上端附近接触的位置沿着高浓度区域42a延伸到下端部43b下方的位置。电场缓和层48从第一体层42的下端部43b延伸到第二体层42的下端部43b。

第二漂移层49配置在比电场缓和层48靠近前表面12a一侧的间隔部50中。漂移层49在间隔部50内暴露于氮化物半导体层12的前表面12a。第二漂移层49的n型杂质浓度高于电场缓和层48的n型杂质浓度。第一漂移层46的n型杂质浓度以及第二漂移层49的n型杂质浓度不被限制。也就是说，第一漂移层46的n型杂质浓度可以高于第二漂移层49的n型杂质浓度，或者第一漂移层46的n型杂质浓度可以低于第二漂移层49的n型杂质浓度。第一漂移层46的n型杂质浓度和第二漂移层49的n型杂质浓度可以彼此相等。第一漂移层46的n型杂质浓度和第二漂移层49的n型杂质浓度可以高于电场缓和层48的n型杂质浓度。

即使在实施例2的mosfet中，由于电场缓和层48设置在与体层42在间隔部50一侧的侧面43a的下端部43b接触的位置处，因此电场也几乎不集中在下端部43b上。在mosfet中，由于n型杂质浓度高于电场缓和层48的n型杂质浓度的第二漂移层49设置在比电场缓和层48靠近前表面12a的一侧上，因此与实施例1的mosfet相比，当mosfet被导通时，能够降低jfet区域的电阻。

将描述实施例2的mosfet的制造方法。在实施例2的mosfet中，形成如图3所示的凹部62之后，去除掩模58，并且如图9所示，使作为n型氮化物半导体层的电场缓和层48在各体层42(低浓度区域42b)的前表面上和凹部62内外延生长。在这种情况下，使电场缓和层48生长以使得凹部62不被电场缓和层48完全填满。

如图10所示，通过cmp抛光电场缓和层48的前表面。此处，如图10所示，使各体层42(低浓度区域42b)的前表面暴露出，并且将各体层42的前表面以及电场缓和层48的前表面平坦化。

在各体层42的前表面上形成掩模59a，并在电场缓和层48的底面上形成掩模59b。掩模59a在凹部62上方具有开口61。在开口61内蚀刻电场缓和层48的前表面，由此，如图11所示，在凹部62的开口周围去除电场缓和层48。由于在电场缓和层48的底面上形成掩模59b，所以电场缓和层48保留在凹部62的底部中。电场缓和层48保留为从第一体层42的侧面43a的下端部43b延伸到第二体层42的侧面43a的下端部43b。

去除掩模59a和掩模59b，并如图12所示，使作为n型氮化物半导体层的第二漂移层49在各体层42(低浓度区域42b)的前表面上和凹部62内外延生长。在这种情况下，使第二漂移层49生长以使得凹部62被第二漂移层49填满。第二漂移层49的n型杂质浓度高于电场缓和层48的n型杂质浓度。

如图13所示，通过cmp抛光第二漂移层49的前表面。此处，如图13所示，各体层42(低浓度区域42b)的前表面被暴露出。使第二漂移层49保留在凹部62内。

之后，如在实施例1中，形成各源层40和各体接触区域42c。各源层40形成为通过各体层42与第一漂移层46、电场缓和层48、以及第二漂移层49分开，并且暴露于各体层42的前表面。如在实施例1中，形成栅绝缘膜28和栅电极26。栅绝缘膜28形成为覆盖包括各源层40的前表面、各体层42的前表面、以及第二漂移层49的前表面的范围。之后，形成绝缘夹层24、源电极20、以及漏电极30，由此完成图8的mosfet。

如上所述，利用上述制造方法，形成穿过体层42并到达第一漂移层46的凹部62，并且使电场缓和层48在凹部62内生长。因此，能够将电场缓和层48配置在与各体层42的下端部43b接触的位置。于是，利用上述制造方法，当mosfet被关断时，能够抑制电场集中在各体层42在凹部62一侧的下端部43上。在上述制造方法中，在形成电场缓和层48之后，在凹部62内形成第二漂移层49。因此，当mosfet被导通时，能够将第一漂移层46和第二漂移层49用作电流路径。第一漂移层46和第二漂移层49的第二导电型杂质浓度高于电场缓和层48的第二导电型杂质浓度。因此，利用通过上述制造方法制造的mosfet，能够降低导通电阻。

将参考图14描述实施例3的mosfet。实施例3的mosfet的电场缓和层48的结构不同于实施例2的mosfet。如图14所示，电场缓和层48具有：第一部分48a，其与第一体层42的下端部43b接触；以及第二部分48b，其与第二体层的下端部43b接触且与第一部分48a分开。

第一部分48a以l形配置在与第一体层42的下端部43b接触的位置处。第一部分48a延伸到第一体层42的下端部43b下方。第二部分48b以l形配置在与第二体层42的下端部43b接触的位置处。第二部分48b延伸到第二体层42的下端部43b下方。第一漂移层46和第二漂移层49在第一部分48a与第二部分48b之间的范围内连接。

即使在实施例3的mosfet中，由于电场缓和层48(第一部分48a以及第二部分48b)设置在与各体层42在间隔部50一侧的侧面43a的下端部43b接触的位置处，因此电场也几乎不集中在下端部43b上。在mosfet中，第一漂移层46和第二漂移层49在第一部分48a与第二部分48b之间连接。由于第一漂移层46和第二漂移层49具有高于电场缓和层48的n型杂质浓度，所以当mosfet被导通时，电流在第一漂移层46和第二漂移层49的连接部分中流动，由此能够进一步降低导通电阻。

将描述实施例3的mosfet的制造方法。在实施例3的mosfet中，如图15所示，使图10所示的电场缓和层48保留以使得凹部62的底面(即，第一漂移层46的前表面)通过蚀刻而暴露出。也就是说，调节蚀刻时间以使得电场缓和层48保留在凹部62的底面和侧面的转角部中，并且在凹部62的底面的中心处去除电场缓和层48。可以通过从实施例2的图11所示的形状中仅去除掩模59b并在蚀刻电场缓和层48的步骤中进行蚀刻从而获得图15所示的电场缓和层48(第一部分48a和第二部分48b)的形状。之后，通过实施与实施例2中相同的步骤，由此能够制造mosfet。

即使在上述制造方法中，由于电场缓和层48可以设置在与各体层42在凹部62一侧的下端部43b接触的位置处，因此能够抑制电场集中在下端部43b上。在上述制造方法中，蚀刻电场缓和层48，由此暴露出凹部62的底面。因此，使第二漂移层49在凹部62内生长，由此第二漂移层49在第一部分48a与第二部分48b之间与第一漂移层46连接。由于第一漂移层46和第二漂移层49具有高于电场缓和层48的n型杂质浓度，所以当mosfet被导通时，电流在第一漂移层46和第二漂移层49的连接部分中流动，由此能够进一步降低导通电阻。

在上述实施例中，尽管已经描述了mosfet，但是本发明的技术可以应用于绝缘栅双极型晶体管(igbt)。设置p型层代替n型漏接触层47，由此能够获得igbt的结构。

在上述实施例中，电场缓和层48延伸到体层42的下端部43b的下方。然而，电场缓和层48的下端可以具有基本上等于各体层42的下端部43b的深度。即使在上述结构中，也能够适当地缓和各体层42的下端部43b周围的电场。

对应关系

p型是“第一导电型”的一个示例。n型是“第二导电型”的一个示例。体层42是“第一体层”以及“第二体层”的一个示例。源层40是“第一源层”以及“第二源层”的一个示例。下端部43b是“第一下端部”以及“第二下端部”的一个示例。漏接触层47是“氮化物半导体衬底”的一个示例。

尽管上面已经详细描述了本公开的具体示例，但是这些仅仅是为了说明而不是为了限制权利要求。权利要求中描述的技术还包括上述具体示例的各种变形和变更。说明书或说明书附图中描述的技术特征在技术上可以单独使用或以各种组合使用，并且不限于最初要求保护的组合。实施例或说明书附图中所示的技术可同时达到多个目的，且仅达到其中一个目的即可具有技术意义。