一种LDMOS及其制造方法与流程

本发明属于半导体制造领域，尤其涉及一种ldmos及其制造方法。

背景技术：

横向双扩散金属氧化物半导体(lateraldouble-diffusedmetaloxidesemiconductor，ldmos)属于高压功率器件，它具有工作电压高、工艺相对简单、开关频率高的特点，并且基于体硅材料的加工工艺已较成熟，因此ldmos器件具有广泛的发展前景。ldmos器件的漏极、源极和栅极都位于其表面，易于集成到芯片内部，故在高压集成电路和功率集成电路中被作为高压功率器件是特别适合的。

为了增加ldmos的击穿电压，通常在源区和漏区之间增加一个漂移区，漂移区的杂质浓度越低，长度越长，结深越深，ldmos的耐压就越高，但是器件耐压和导通电阻对于漂移区的浓度、结深和长度的要求是矛盾的，漂移区的杂质浓度越低、长度越长、结深越深又会增加芯片面积和导通电阻。

技术实现要素：

本发明提供一种ldmos，使其在不影响器件耐压的情况下进一步减小器件的导通电阻，在器件的耐压及导通电阻之间得到一个较为理想的平衡，提升器件的电流驱动能力。

一方面，本发明提供一种ldmos，包括：

第一导电类型的衬底；

第二导电类型的漂移区，所述漂移区注入形成于所述衬底上表面一端；

第一导电类型的体区，所述体区注入形成于所述衬底上表面，与所述漂移区相连；

第一导电类型的外延层，所述外延层生长于所述漂移区之上，所述外延层的下表面与所述漂移区的上表面大致持平；

场氧化层，所述场氧化层生长于所述外延层之上，并包裹所述外延层；

栅氧化层，所述栅氧化层形成于所述体区以及所述漂移区表面，并不覆盖所述场氧化层；

多晶硅栅，所述多晶硅栅覆盖所述场氧化层一侧面，并延伸覆盖所述外延层区域；

第二导电类型的源极注入区，所述源极注入区注入形成于所述体区；

第二导电类型的漏极注入区，所述漏极注入区注入形成于所述漂移区；

第一导电类型的接触区，所述接触区注入形成于所述体区；

电介质隔离层，所述电介质隔离层生长于所述栅氧化层、所述场氧化层以及所述多晶硅栅上表面；

源极，所述源极通过源极接触孔与所述源极注入区以及所述接触区相连；

栅极，所述栅极通过栅极接触孔与所述多晶硅栅相连；

漏极，所述漏极通过漏极接触孔与所述漏极注入区相连。

另一方面，本发明提供一种ldmos的制造方法，包括：

在第一导电类型衬底上表面注入形成第二导电类型的漂移区，所述漂移区注入形成于所述衬底上表面一端；

在所述衬底上表面注入形成第一导电类型的体区，所述体区与所述漂移区相连，所述体区与所述漂移区覆盖所述衬底；

在所述漂移区及所述体区之上生长二氧化硅层，并刻蚀所述二氧化硅层以形成窗口；

在所述窗口通过低温外延生长第一导电类型的外延层，所述外延层的下表面与所述漂移区的上表面大致持平；

去除剩余的所述二氧化硅层，并在所述体区、所述漂移区以及所述外延层之上生长形成场氧化层，并对所述场氧化层进行氩离子注入；

对所述场氧化层进行湿法腐蚀，最终所述外延层被剩余的场氧化层包裹；

在所述体区以及所述漂移区表面氧化形成栅氧化层，所述栅氧化层不覆盖所述场氧化层；

在所述场氧化层一侧面形成多晶硅栅覆盖该侧面，所述多晶硅栅延伸覆盖所述外延层区域；

在所述体区注入形成第二导电类型的源极注入区和第一导电类型的接触区，并在所述漂移区注入形成第二导电类型的漏极注入区；

在所述栅氧化层、所述场氧化层以及所述多晶硅栅上表面生长形成电介质隔离层；

通过接触孔分别在体区和源极注入区引出源极，在多晶硅栅引出栅极，在漏极注入区引出漏极。

本发明技术方案通过在衬底设置漂移区，并在漂移区上方以及场氧化层下方低温外延形成一个外延层，外延层的存在可以降低器件表面电场，提高漂移区杂质浓度，使器件导通电阻下降，并且器件表面电场趋于均匀，提高器件的击穿电压，同时防止外延层对器件电流路径的影响产生结型场效应管效应，进一步减小器件的导通电阻，解决了导通电阻和击穿电压之间的矛盾。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的ldmos的结构示意图；

图2为本发明实施例所述的ldmos的制造方法流程示意图；

图3为在衬底注入形成漂移区后的结构示意图；

图4为在衬底注入形成体区后的结构示意图；

图5为在衬底上表面生长二氧化硅层后的结构示意图；

图6为刻蚀二氧化硅层形成窗口后的结构示意图；

图7为在窗口生长外延层后的结构示意图；

图8为去除二氧化硅层后的结构示意图；

图9为生长场氧化层后的结构示意图；

图10为刻蚀场氧化层后的结构示意图；

图11为生长栅氧化层后的结构示意图；

图12为形成多晶硅栅后的结构示意图；

图13为注入源极注入区以及漏极注入区的结构示意图；

附图标记说明：

100：衬底；10：漂移区；12：漏极注入区；14：漏极接触孔；16：漏极；20：体区；22：源极注入区；24：接触区；26：源极接触孔；28：源极；30：外延层；33：二氧化硅层；40：场氧化层；50：栅氧化层；60：多晶硅栅；62：栅极接触孔；64：栅极；70：电介质隔离层；200：光刻胶。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、

“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为p型，第二导电类型为n型，其它依据本发明实施例得来的仅变换导电类型的发明也在本发明的保护范围，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。

下面将参考附图并结合实施例来详细说明本发明。

如图1所示为本发明一些实施例提供的ldmos的结构示意图，包括：第一导电类型的衬底100；第二导电类型的漂移区10，所述漂移区10注入形成于所述衬底100上表面一端；第一导电类型的体区20，所述体区20注入形成于所述衬底100上表面，与所述漂移区10相连；第一导电类型的外延层30，所述外延层30生长于所述漂移区10之上，所述外延层30的下表面与所述漂移区10的上表面大致持平；场氧化层40，所述场氧化层40生长于所述外延层30之上，并包裹所述外延层30；栅氧化层50，所述栅氧化层50形成于所述体区20以及所述漂移区10表面，并不覆盖所述场氧化层40；多晶硅栅60，所述多晶硅栅60覆盖所述场氧化层40一侧面，并延伸覆盖所述外延层30区域；第二导电类型的源极注入区22，所述源极注入区22注入形成于所述体区20；第二导电类型的漏极注入区12，所述漏极注入区12注入形成于所述漂移区10；第一导电类型的接触区24，所述接触区24注入形成于所述体区20；电介质隔离层70，所述电介质隔离层70生长于所述栅氧化层50、所述场氧化层40以及所述多晶硅栅60上表面；源极28，所述源极28通过源极接触孔26与所述源极注入区22以及所述接触区24相连；栅极64，所述栅极64通过栅极接触孔62与所述多晶硅栅60相连；漏极16，所述漏极16通过漏极接触孔14与所述漏极注入区12相连。

可以理解，本发明技术方案通过在衬底100设置漂移区10，并在漂移区10上方以及场氧化层40下方低温外延形成一个外延层30，外延层30的存在可以降低器件表面电场，提高漂移区10杂质浓度，使器件导通电阻下降，并且器件表面电场趋于均匀，提高器件的击穿电压，并且此时器件电流路径不会受到外延层30的影响而产生结型场效应管效应，进一步减小器件的导通电阻，解决了导通电阻和击穿电压之间的矛盾。

具体的，请参见图3，所述衬底100的材质可以为硅衬底100、锗衬底100等，在本实施方式中，所述衬底100的材质优选为硅衬底100，硅为最常见、低廉且性能稳定的半导体材料。在本发明的实施例中，所述第一导电类型为p型，所述衬底100的掺杂离子为硼等，所述衬底100掺杂浓度为低掺杂，所述衬底100的电阻率通常在10-100ω·cm，衬底100的掺杂浓度也会影响器件的耐压和导通电阻。

具体的，请参见图3，所述漂移区10通过在衬底100上表面进行光刻、注入以及扩散形成，漂移区10注入形成于衬底100的一端，形成漂移区10的结深通常较深，因为器件耐压与漂移区10的结深密切相关，结深根据器件耐压不同进行调整，器件所需要耐压越高，漂移区10结深越深，器件耐压还与漂移区10的掺杂浓度和长度有关，掺杂浓度越低，耐压越高，长度越长，耐压也会越高。另一方面，器件的导通电阻也跟漂移区10的的结深、掺杂浓度和长度有关，且与耐压的要求相反。本发明实施例中漂移区10的结深通常为3-15um之间，优选为10um，此时工艺易于实现，器件效能优越，漂移区10的导电类型为n型，注入元素为磷等，注入剂量通常在1e12-1e13/cm²之间，漂移区10的注入能量通常在50kev-100kev之间，获得器件的性能较好，耐压和导通电阻平衡适宜。完成注入后对漂移区10进行推阱，推阱温度通常在1200-1250℃之间，推阱时间在3-40小时之间，推阱是为了进一步调整漂移区的结深。

具体的，请参见图4，所述体区20通过在衬底100上表面进行光刻、注入以及扩散形成，体区20与漂移区10相连，体区20的注入浓度通常在1e13-2e14/cm²之间，推阱温度通常在1050-1150℃之间，推阱时间在1-3小时之间，最终结深在1-4um之间，体区20的结深小于漂移区10的结深，优选推阱温度为1000℃，推阱时间为2小时，易于工艺实现，且器件结构较佳。

具体的，请参见图5-图8，在漂移区10上方通过外延生长形成第一导电类型的外延层30，外延层30的长度小于漂移区10的长度，也不能相等，外延层30的下表面与下方漂移区10的上表面大致持平。外延层30的作用主要是为了对下方的漂移区10进行p型杂质补偿，降低器件表面电场，并且外延层30设置在漂移区10的上方，因而不会影响流经漂移区10的电流的路径，防止产生寄生结型场效应管电阻，进一步减小器件的导通电阻。所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法均匀性，重复性好，且台阶覆盖性优良。外延生长的同时，向外延层30中掺进p型杂质硼等，为防止p型杂质向下方漂移区10扩散过多，外延生长尽量采用低温外延的方式进行，外延生长温度控制在850℃以下，外延层30的厚度控制在0.5-1.5um之间，外延层30的掺杂浓度在1e16-1e17/cm³之间。

更具体的，在外延生长形成外延层30之前还包括在体区20和漂移区10上方生长形成二氧化硅层33，所述二氧化硅层33的制备方法主要有低压化学气相淀积(lowpressurechemicalvapordeposition，lpcvd)、化学气相淀积(chemicalvapordeposition，cvd)、等离子体增强化学气相淀积(plasmaenhancedchemicalvapordeposition，pecvd)、液相外延法(liquidphaseepitaxy，lpe)、等离子体溅射淀积法(plasma)等。低压化学气相淀积是集成电路中普遍采用的一种方法，这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，是目前工业上采用的主要方法。本发明实施例中的二氧化硅层33的厚度在3000-6000a之间，二氧化硅层33的作用主要是为了在后续形成外延层过程中起到阻挡作用。生长形成二氧化硅层33之后，在二氧化硅层33上覆盖光刻胶200，对二氧化硅层33进行光刻以及刻蚀，在二氧化硅层33刻蚀掉一部分二氧化硅层33形成一个窗口，窗口位于漂移区10之上，并且窗口的长度小于漂移区10的长度，长度也不能相等，并且保证窗口内的二氧化硅被完全去除，该窗口即是外延层30外延生长的区域。在二氧化硅层33形成的窗口进行外延生长形成第一导电类型的外延层30，因为二氧化硅的阻挡，外延层30会选择性生长在窗口区域，其他被二氧化硅覆盖的区域不会有外延生长。生长形成外延层30之后，用稀释氢氟酸漂洗去除表面剩余的二氧化硅层33。

具体的，请参见图9-图10，在外延层30之上生长形成场氧化层40包裹外延层30，场氧化层40的厚度在1um-3um之间，场氧化层40的厚度约等于外延层30的厚度的两倍，场氧化层40的厚度与器件的表面电场有关，如果场氧化层40的厚度太厚会增加后续金属互联的难度，如果场氧化层40的厚度太薄，会降低器件耐压。更具体的，在生长形成外延层30之后，用稀释氢氟酸漂洗去除表面剩余的二氧化硅层33，然后在体区20、漂移区10以及外延层30之上生长形成场氧化层40，生长方式同样采用低压化学气相淀积法，集成电路芯片上的场氧化层40是用来定义器件的有源区，在器件表面经过标准清洗液清洗后，置于氧化炉中生长场氧化层40，场氧化层40会消耗掉器件表面的自然氧化层和表面缺陷，有利于后续的器件部分在器件的新鲜表面上生长。生长场氧化层40之后对场氧化层40进行氩离子注入，通过氩离子注入可以改变场氧化层40表面的亲水系数，为了在后续湿法刻蚀时，改变表面场氧化层40的腐蚀速度，从而可以控制场氧化层40的腐蚀形貌，氩离子注入能量在60-120kev之间，注入剂量在5e13-2e14/cm2之间。然后在所述外延层30上方的场氧化层40表面涂覆光刻胶200进行光刻，光刻胶200的长度要覆盖过外延层30的长度，但是长度需适宜，以适用后续工艺的进行，在光刻胶200的保护下对剩余的场氧化层40进行湿法腐蚀，腐蚀化学品为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液由49％氢氟酸与水混合而成，或由氟化铵与水混合而成，需保证腐蚀完成后外延层30被包裹在场氧化层40凸起内部。由于此前的场氧化层40进行了氩离子注入，场氧化层40的侧壁腐蚀形成一个斜场板，斜场板与衬底100平面之间将呈现一个夹角，夹角在40-60度之间。场氧化层40的厚度可以决定场氧化层40的斜场板的长度，对斜场板下方的电场影响较大，如果场氧化层40的厚度太薄，会使得斜场板下方的场强分布不均，降低器件耐压。

具体的，请参见图11，对器件进行栅氧氧化，以在场氧化层40被腐蚀掉的区域形成栅氧化层50，所述栅氧化层50不覆盖所述场氧化层40，场氧化层40不能用作器件的栅氧化层50的原因有二，其一是场氧化层40的厚度太厚，需要很高的开启电压，其二是即使刻蚀到相应的厚度，也容易因其缺陷太多而漏电。由于作为栅氧的二氧化硅层对厚度有非常精确的要求，并且对质量有非常严格的要求，所以必须在新鲜的硅片表面从新生长栅氧化层50，光罩定义出栅氧化层50区域，并且用氢氟酸湿法刻蚀除去硅片上现有的氧化层，刻获得新鲜的硅片。为了得到更加洁净的硅表面，在显影后采用等离子束清洁显影部分的光刻胶残渣。栅氧化层50采用低温干氧氧化的方法生长，在氧化炉中生长的一层致密的低缺陷的厚度经过严格控制的二氧化硅，氧化温度在800-900℃之间，生长厚度通常在100-1000a之间。

具体的，请参见图12，在栅氧化层50以及场氧化层40的表面淀积自掺杂的n型多晶硅，多晶硅的厚度通常在2000-5000a之间，然后进行多晶硅的光刻和刻蚀形成多晶硅栅60，多晶硅栅60覆盖场氧化层40的靠近体区20的一侧面，并向漂移区10一侧延伸，多晶硅栅60有一局部覆盖外延层30区域，多晶硅栅60覆盖外延层30的长度大小影响到器件的表面电场，进而影响到器件的耐压，通常多晶硅栅60覆盖外延层30的长度在1um-5um之间，优选为3um，器件耐压性能最优。

多晶硅是单质硅的一种形态，是由许多硅单晶颗粒组成的硅晶体。多晶硅薄膜材料同时具有单晶硅材料的高迁移率和非晶硅材料的可以大面积低成本制备的优点。在制作栅电极时，采用掺杂多晶硅来代替金属铝，具有多种好处。这是由于多晶硅的功函数与掺杂的种类和浓度有关，可以使得多晶硅电极与半导体之间的功函数差较小，这有利于降低ldmos的开启电压。同时，采用多晶硅栅来代替常用的铝栅，还有另外两个好处：一个是多晶硅的熔点较高，则能够承受较高的热处理温度，而铝的熔点为660℃，并且还可以用作为离子注入的掩模版，以实现mosfet中要用到的所谓栅极自对准，在这种技术中，是先制作栅氧化层和多晶硅栅极，然后再采用离子注入技术来制作高掺杂的源-漏区；另一个是串联电阻小，这有利于提高器件的工作频率和速度。目前制备多晶硅的方法主要有低压化学气相淀积(lowpressurechemicalvapordeposition，lpcvd)、化学气相淀积(chemicalvapordeposition，cvd)、等离子体增强化学气相淀积(plasmaenhancedchemicalvapordeposition，pecvd)、液相外延法(liquidphaseepitaxy，lpe)、等离子体溅射淀积法(plasma)等。低压化学气相淀积是集成电路中多晶硅膜制备中普遍采用的一种直接生成多晶硅的方法。这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，是目前工业上采用的主要方法。

具体的，请参见图13，源极注入区22通过光刻注入形成于体区20，漏极注入区12通过光刻注入形成于漂移区10，漏极注入区12位于远离多晶硅栅60的一侧，并且是通过从栅氧化层50注入形成，而不是从场氧化层40注入形成，源极注入区22也是通过从栅氧化层50注入形成，与源极注入区22一起形成的还有位于体区20的接触区24，接触区24与源极注入区22相连。

具体的，请参见图1，在栅氧化层50、场氧化层40以及多晶硅栅60之上生长形成电介质隔离层70，电介质隔离层70用于隔离器件和金属引线层之间，这种电介质隔离层70一般采用掺杂的二氧化硅。一般采用化学汽相淀积(cvd)的方法生长二氧化硅电介质隔离层70，然后在扩散炉管中做热处理，其目的有二：其一，对电介质隔离层70进行回流以得到相对较为平整的表面，以利于后续的光刻层更好地对焦；其二，对前述源极掺杂和漏极掺杂进行扩散，以得到要求的纵向及横向节深。

具体的，请参见图1，在电介质隔离层70上方进行光刻曝光，刻蚀制作形成源极接触孔26、漏极接触孔14以及栅极接触孔62，采用f基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此不需要进行第二步刻蚀，或者通过第一步采用湿法刻蚀给金属接触孔开口，从而得到横向相对较大的碗状口。然后进行干法刻蚀，用等离子体对电介质隔离层70进行非等向性刻蚀，在源区刻蚀到源极注入区22和接触区24，在栅极电场刻蚀到多晶硅栅60，在漏区刻蚀到漏极注入区12。在源极接触孔26、漏极接触孔14、栅极接触孔62填充淀积金属层，并进行金属层的光刻和刻蚀，分别形成源极28、漏极16、栅极64。更具体的，在填充淀积金属之前，有一个非常关键的步骤，就是清洗金属接触孔。一般用氢氟酸溶液清洗掉金属接触孔表面的自然二氧化硅层，得到新鲜的源极外延硅表面和栅极多晶硅表面。并且在清洗之后的48小时内要做金属层的淀积，以防止清洗得到的新鲜表明再次生长自然二氧化硅层和受到其他污染。一般采用金属溅射法淀积金属层，相比使用蒸镀法淀积的金属层，溅射法可以得到均匀性更好的质量更高的金属层。本发明实施例采用的金属层材质为掺杂有硅的铝层，金属层铝层具有导电性能好，容易制备，价格便宜等优点，掺杂硅是为了防止期间中的硅和金属层中的铝相互扩散引起的尖端效应，在其他实施例中，采用其他金属淀积金属层同样应受到本发明的保护。

如图2所示为本发明另一些实施例提供的ldmos的制造流程示意图，包括：

s101：在第一导电类型衬底100上表面注入形成第二导电类型的漂移区10。

具体的，请参见图3，所述衬底100的材质可以为硅衬底100、锗衬底100等，在本实施方式中，所述衬底100的材质优选为硅衬底100，硅为最常见、低廉且性能稳定的半导体材料。在本发明的实施例中，所述第一导电类型为p型，所述衬底100的掺杂离子为硼等，所述衬底100掺杂浓度为低掺杂，所述衬底100的电阻率通常在10-100ω·cm，衬底100的掺杂浓度也会影响器件的耐压和导通电阻。

具体的，请参见图3，所述漂移区10通过在衬底100上表面进行光刻、注入以及扩散形成，漂移区10注入形成于衬底100的一端，形成漂移区10的结深通常较深，因为器件耐压与漂移区10的结深密切相关，结深根据器件耐压不同进行调整，器件所需要耐压越高，漂移区10结深越深，器件耐压还与漂移区10的掺杂浓度和长度有关，掺杂浓度越低，耐压越高，长度越长，耐压也会越高。另一方面，器件的导通电阻也跟漂移区10的的结深、掺杂浓度和长度有关，且与耐压的要求相反。本发明实施例中漂移区10的结深通常为3-15um之间，优选为10um，此时工艺易于实现，器件效能优越，漂移区10的导电类型为n型，注入元素为磷等，注入剂量通常在1e12-1e13/cm2之间，漂移区10的注入能量通常在50kev-100kev之间，获得器件的性能较好，耐压和导通电阻平衡适宜。完成注入后对漂移区10进行推阱，推阱温度通常在1200-1250℃之间，推阱时间在3-40小时之间，推阱是为了进一步调整漂移区的结深。

s103：在所述衬底100上表面注入形成第一导电类型的体区20，所述体区20与所述漂移区10相连。

具体的，请参见图4，所述体区20通过在衬底100上表面进行光刻、注入以及扩散形成，体区20与漂移区10相连，体区20的注入浓度通常在1e13-2e14/cm2之间，推阱温度通常在1050-1150℃之间，推阱时间在1-3小时之间，最终结深在1-4um之间，体区20的结深小于漂移区10的结深，优选推阱温度为1000℃，推阱时间为2小时，易于工艺实现，且器件结构较佳。

s105：在所述漂移10及所述体区20之上生长二氧化硅层33，并刻蚀所述二氧化硅层33以形成窗口。

具体的，请参见图5-图6，所述二氧化硅层33的制备方法主要有低压化学气相淀积(lowpressurechemicalvapordeposition，lpcvd)、化学气相淀积(chemicalvapordeposition，cvd)、等离子体增强化学气相淀积(plasmaenhancedchemicalvapordeposition，pecvd)、液相外延法(liquidphaseepitaxy，lpe)、等离子体溅射淀积法(plasma)等。低压化学气相淀积是集成电路中普遍采用的一种方法，这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，是目前工业上采用的主要方法。本发明实施例中的二氧化硅层33的厚度在3000-6000a之间，二氧化硅层33的作用主要是为了在后续形成外延层过程中起到阻挡作用。生长形成二氧化硅层33之后，在二氧化硅层33上覆盖光刻胶200，对二氧化硅层33进行光刻以及刻蚀，在二氧化硅层33刻蚀掉一部分二氧化硅层33形成一个窗口，窗口位于漂移区10之上，并且窗口的长度小于漂移区10的长度，长度也不能相等，并且保证窗口内的二氧化硅被完全去除。

s107：在所述窗口通过低温外延生长第一导电类型的外延30，所述外延层30的下表面与所述漂移区10的上表面大致持平。

具体的，请参见图7，去除上一步骤的光刻胶200，在二氧化硅层33形成的窗口进行外延生长形成第一导电类型的外延层30，外延层30的下表面与下方漂移区10的上表面大致持平。外延层30的作用主要是为了对下方的漂移区10进行p型杂质补偿，降低器件表面电场，并且外延层30设置在漂移区10的上方，因而不会影响流经漂移区10的电流的路径，防止产生寄生jfet电阻，进一步减小器件的导通电阻。所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法均匀性，重复性好，且台阶覆盖性优良。外延生长的同时，向外延层30中掺进p型杂质硼等，为防止p型杂质向下方漂移区10扩散过多，外延生长尽量采用低温外延的方式进行，外延生长温度控制在850℃以下，外延层30的厚度控制在0.5-1.5um之间，外延层30的掺杂浓度在1e16-1e17/cm³之间。因为二氧化硅的阻挡，外延层30会选择性生长在窗口区域，其他被二氧化硅覆盖的区域不会有外延生长。

s109：去除剩余的所述二氧化硅层33，并在所述体区20、所述漂移区10以及所述外延层30之上生长形成场氧化层40，并对所述场氧化层40进行氩离子注入。

具体的，请参见图8-图9，生长形成外延层30之后，用稀释氢氟酸漂洗去除表面剩余的二氧化硅层33，然后在体区20、漂移区10以及外延层30之上生长形成场氧化层40，生长方式同样采用低压化学气相淀积法，集成电路芯片上的场氧化层40是用来定义器件的有源区，在器件表面经过标准清洗液清洗后，置于氧化炉中生长场氧化层40，场氧化层40会消耗掉器件表面的自然氧化层和表面缺陷，有利于后续的器件部分在器件的新鲜表面上生长。场氧化层40的厚度在1um-3um之间，场氧化层40的厚度约等于外延层30的厚度的两倍，场氧化层40的厚度与器件的表面电场有关，如果场氧化层40的厚度太厚会增加后续金属互联的难度，如果场氧化层40的厚度太薄，会降低器件耐压。生长场氧化层40之后对场氧化层40进行氩离子注入，通过氩离子注入可以改变场氧化层40表面的亲水系数，为了在后续湿法刻蚀时，改变表面场氧化层40的腐蚀速度，从而可以控制场氧化层40的腐蚀形貌，氩离子注入能量在60-120kev之间，注入剂量在5e13-2e14/cm²之间。

s111：对所述场氧化层40进行湿法腐蚀，最终所述外延层30被剩余的场氧化层40包裹。

具体的，请参见图10，在所述外延层30上方的场氧化层40表面涂覆光刻胶200进行光刻，光刻胶200的长度要覆盖过外延层30的长度，但是长度需适宜，以适用后续工艺的进行，在光刻胶200的保护下对剩余的场氧化层40进行湿法腐蚀，腐蚀化学品为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液由49％氢氟酸与水混合而成，或由氟化铵与水混合而成，需保证腐蚀完成后外延层30被包裹在场氧化层40凸起内部。由于此前的场氧化层40进行了氩离子注入，场氧化层40的侧壁腐蚀形成一个斜场板，斜场板与衬底100平面之间将呈现一个夹角，夹角在40-60度之间。场氧化层40的厚度可以决定场氧化层40的斜场板的长度，对斜场板下方的电场影响较大。如果场氧化层40的厚度太薄，会使得斜场板下方的场强分布不均，降低器件耐压。

s113：在所述体20以及所述漂移区10表面氧化形成栅氧化层50，所述栅氧化层50不覆盖所述场氧化层40。

具体的，请参见图11，对器件进行栅氧氧化，以在场氧化层40被腐蚀掉的区域形成栅氧化层50，所述栅氧化层50不覆盖所述场氧化层40，场氧化层40不能用作器件的栅氧化层50的原因有二，其一是场氧化层40的厚度太厚，需要很高的开启电压，其二是即使刻蚀到相应的厚度，也容易因其缺陷太多而漏电。由于作为栅氧的二氧化硅层对厚度有非常精确的要求，并且对质量有非常严格的要求，所以必须在新鲜的硅片表面从新生长栅氧化层50，由于上一步骤中的光罩定义出栅氧化层50区域，并且用氢氟酸湿法刻蚀除去硅片上现有的氧化层，刻获得新鲜的硅片。为了得到更加洁净的硅表面，在显影后采用等离子束清洁显影部分的光刻胶残渣。栅氧化层50采用低温干氧氧化的方法生长，在氧化炉中生长的一层致密的低缺陷的厚度经过严格控制的二氧化硅，氧化温度在800-900℃之间，生长厚度通常在100-1000a之间。

s115：在所述场氧化40一侧面形成多晶硅栅60覆盖该侧面，所述多晶硅栅60延伸覆盖所述外延层30区域。

具体的，请参见图12，在栅氧化层50以及场氧化层40的表面淀积自掺杂的n型多晶硅，多晶硅的厚度通常在2000-5000a之间，然后进行多晶硅的光刻和刻蚀形成多晶硅栅60，多晶硅栅60覆盖场氧化层40的靠近体区20的一侧面，并向漂移区10一侧延伸，多晶硅栅60有一局部覆盖外延层30区域，多晶硅栅60覆盖外延层30的长度大小影响到器件的表面电场，进而影响到器件的耐压，通常多晶硅栅60覆盖外延层30的长度在1um-5um之间，优选为3um，器件耐压性能最优。

多晶硅是单质硅的一种形态，是由许多硅单晶颗粒组成的硅晶体。多晶硅薄膜材料同时具有单晶硅材料的高迁移率和非晶硅材料的可以大面积低成本制备的优点。在制作栅电极时，采用掺杂多晶硅来代替金属铝，具有多种好处。这是由于多晶硅的功函数与掺杂的种类和浓度有关，可以使得多晶硅电极与半导体之间的功函数差较小，这有利于降低ldmos的开启电压。同时，采用多晶硅栅来代替常用的铝栅，还有另外两个好处：一个是多晶硅的熔点较高，则能够承受较高的热处理温度，而铝的熔点为660℃，并且还可以用作为离子注入的掩模版，以实现ldmos中要用到的所谓栅极自对准，在这种技术中，是先制作栅氧化层和多晶硅栅极，然后再采用离子注入技术来制作高掺杂的源-漏区；另一个是串联电阻小，这有利于提高器件的工作频率和速度。目前制备多晶硅的方法主要有低压化学气相淀积(lowpressurechemicalvapordeposition，lpcvd)、化学气相淀积(chemicalvapordeposition，cvd)、等离子体增强化学气相淀积(plasmaenhancedchemicalvapordeposition，pecvd)、液相外延法(liquidphaseepitaxy，lpe)、等离子体溅射淀积法(plasma)等。低压化学气相淀积是集成电路中多晶硅膜制备中普遍采用的一种直接生成多晶硅的方法。这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，是目前工业上采用的主要方法。

s117：在所述体区20注入形成第二导电类型的源极注入区22和第一导电类型的接触区24，并在所述漂移区10注入形成第二导电类型的漏极注入区12。

具体的，请参见图13，源极注入区22通过光刻注入形成于体区20，漏极注入区12通过光刻注入形成于漂移区10，漏极注入区12位于远离多晶硅栅60的一侧，并且是通过从栅氧化层50注入形成，而不是从场氧化层40注入形成，源极注入区22也是通过从栅氧化层50注入形成，与源极注入区22一起形成的还有位于体区20的接触区24，接触区24与源极注入区22相连。

s119：在所述栅氧化50、所述场氧化层40以及所述多晶硅栅60上表面生长形成电介质隔离层70。

具体的，请参见图1，在栅氧化层50、场氧化层40以及多晶硅栅60之上生长形成电介质隔离层70，电介质隔离层70用于隔离器件和金属引线层之间，这种电介质隔离层70一般采用掺杂的二氧化硅。一般采用化学汽相淀积(cvd)的方法生长二氧化硅电介质隔离层70，然后在扩散炉管中做热处理，其目的有二：其一，对电介质隔离层70进行回流以得到相对较为平整的表面，以利于后续的光刻层更好地对焦；其二，对前述源极掺杂和漏极掺杂进行扩散，以得到要求的纵向及横向节深。

s121：通过接触孔分别在接触区24和源极注入区22引出源极28，在多晶硅栅60引出栅极64，在漏极注入区12引出漏极16。

具体的，请参见图1，在电介质隔离层70上方进行光刻曝光，刻蚀制作形成源极接触孔26、漏极接触孔14以及栅极接触孔62，采用f基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此不需要进行第二步刻蚀，或者通过第一步采用湿法刻蚀给金属接触孔开口，从而得到横向相对较大的碗状口。然后进行干法刻蚀，用等离子体对电介质隔离层70进行非等向性刻蚀，在源区刻蚀到源极注入区22和接触区24，在栅极电场刻蚀到多晶硅栅60，在漏区刻蚀到漏极注入区12。在源极接触孔26、漏极接触孔14、栅极接触孔62填充淀积金属层，并进行金属层的光刻和刻蚀，分别形成源极28、漏极16、栅极64。更具体的，在填充淀积金属之前，有一个非常关键的步骤，就是清洗金属接触孔。一般用氢氟酸溶液清洗掉金属接触孔表面的自然二氧化硅层，得到新鲜的源极外延硅表面和栅极多晶硅表面。并且在清洗之后的48小时内要做金属层的淀积，以防止清洗得到的新鲜表明再次生长自然二氧化硅层和受到其他污染。一般采用金属溅射法淀积金属层，相比使用蒸镀法淀积的金属层，溅射法可以得到均匀性更好的质量更高的金属层。本发明实施例采用的金属层材质为掺杂有硅的铝层，金属层铝层具有导电性能好，容易制备，价格便宜等优点，掺杂硅是为了防止期间中的硅和金属层中的铝相互扩散引起的尖端效应，在其他实施例中，采用其他金属淀积金属层同样应受到本发明的保护。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。