形成三维存储器的方法以及三维存储器与流程

本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。

背景技术：

为了克服二维存储器件的限制，业界已经研发了具有三维(3d)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3dnand闪存的三维存储器件中，阵列存储区可包括一个或多个块存储区(block)。块存储区进一步可包括多个由栅线隙(gatelineslit,gls)隔开的指存储区(finger)。在指存储区中设有贯穿阵列阻隔结构(througharraybarrier,tab)以及位于其内的贯穿阵列接触部(througharraycontact,tac)。随着阵列存储区中存储密度的提高，其中各个图案的间距需要进一步缩小。例如预留给栅线隙与贯穿阵列阻隔结构之间的间距需要缩小，但这可能导致栅线隙内的材料与贯穿阵列阻隔结构桥接(bridge)甚至接触。

技术实现要素：

本发明提供一种形成三维存储器的方法以及三维存储器，可以在不增大阵列存储区尺寸的情况下扩大栅线隙与贯穿阵列阻隔结构之间的间距。

根据本发明的一个方面提供一种三维存储器，包括阵列存储区，所述阵列存储区具有至少一个块存储区。所述块存储区包括：具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括沿与所述衬底垂直的方向交替层叠的栅极层和介电层；间隔设置的第一栅线隙和第二栅线隙；位于所述第一栅线隙和第二栅线隙之间的一个或多个第三栅线隙；位于相邻的栅线隙之间的贯穿阵列阻隔结构；以及位于所述贯穿阵列阻隔结构沿着栅线隙延伸方向的至少一侧的虚拟沟道结构列；其中，所述一个或多个第三栅线隙中的至少一个第三栅线隙在对应于所述虚拟沟道结构列处断开。

在本发明的一实施例中，所述至少一个第三栅线隙断开的缺口与所述虚拟沟道结构列在所述虚拟沟道结构列的排列方向上对齐。

在本发明的一实施例中，所述至少一个第三栅线隙在对应于每个虚拟沟道结构列处断开。

在本发明的一实施例中，所述至少一个第三栅线隙断开处的端部在与所述衬底平行的方向的截面为圆形或矩形。

在本发明的一实施例中，三维存储器还包括位于所述贯穿阵列阻隔结构内的贯穿阵列接触部。

在本发明的一实施例中，三维存储器还包括位于所述第一栅线隙和第二栅线隙之间的沟道孔阵列，所述沟道孔阵列被所述一个或多个第三栅线隙划分为多个指存储区。

在本发明的一实施例中，所述贯穿阵列阻隔结构在所述栅线隙延伸方向的至少一侧设置有所述沟道孔阵列，以及位于所述沟道孔阵列与贯穿阵列阻隔结构之间的所述虚拟沟道结构列。

在本发明的一实施例中，三维存储器还包括位于所述第一栅线隙和所述第二栅线隙内的绝缘层和阵列共源极。

本发明的另一方面提供一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底以及位于所述衬底上的交替堆叠层；形成贯穿所述交替堆叠层的虚拟沟道结构列；在所述半导体结构上形成贯穿阵列阻隔结构，所述虚拟沟道结构列位于所述贯穿阵列阻隔结构的至少一侧；以及在所述半导体结构上形成间隔设置的第一栅线隙和第二栅线隙、以及位于所述第一栅线隙和第二栅线隙之间的一个或多个第三栅线隙，其中所述贯穿阵列阻隔结构位于相邻栅线隙之间，所述一个或多个第三栅线隙中的至少一个第三栅线隙在对应于所述虚拟沟道结构列处断开。

在本发明的一实施例中，所述至少一个第三栅线隙与所述虚拟沟道结构列在所述虚拟沟道结构列的排列方向上对齐。

在本发明的一实施例中，所述至少一个第三栅线隙在对应于每个虚拟沟道结构列处断开。

在本发明的一实施例中，所述至少一个第三栅线隙断开处的端部在与所述衬底平行的方向的截面为圆形或矩形。

在本发明的一实施例中，上述方法还包括形成位于所述贯穿阵列阻隔结构内的贯穿阵列接触部。

在本发明的一实施例中，上述方法还包括在所述半导体结构上形成沟道孔阵列，所述沟道孔阵列位于所述第一栅线隙和第二栅线隙之间且被所述一个或多个第三栅线隙划分为多个指存储区。

在本发明的一实施例中，上述方法还包括在所述第一栅线隙和所述第二栅线隙内形成绝缘层和阵列共源极。

在本发明的三维存储器及其形成方法中，块存储器内的栅线隙与在虚拟沟道结构列相邻的位置断开，从而使断开位置的端部避开了贯穿阵列阻隔结构，从而显著缓解贯穿阵列阻隔结构与栅线隙因距离过近而导致的桥接或者接触问题。由于虚拟沟道结构列在垂直于栅线隙延伸方向的方向上的间距较大，因此栅线隙的端部与虚拟沟道结构列的距离足够远。本发明使得三维存储器布局更为合理，有利于缩小在垂直于栅线隙延伸方向的方向上的尺寸。并且由于本发明的栅线隙可以在多个位置断开，从而让各指存储区间的栅极通过多个断开处的导体互联，这种并联结构可以减小互联的电阻值，从而改善三维存储器的传输延迟。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种三维存储器的俯视图。

图2是根据本发明一实施例的三维存储器件的俯视图。

图3是本发明一实施例的形成三维存储器的方法流程图。

图4a-4d是本发明一实施例的形成三维存储器的示例性过程中的示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

图1是一种三维存储器的俯视图。参考图1所示，三维存储器100可具有阵列存储区，其可包括如图1所示的一个或多个块存储区110。块存储区110在垂直方向上具有衬底和位于所述衬底上的堆叠层(图未示)，堆叠层可包括沿与衬底垂直的方向交替层叠的栅极层和介电层。每个块存储区又可被分为多个(图中示出3个)指存储区120。块存储区110可由间隔设置的栅线隙101和102界定，块存储区110被栅线隙103分为3个指存储区120。栅线隙103与栅线隙101和102不同，它在缺口g处断开，从而使得各个指存储区120的栅极层相互导通。各个指存储区120内具有沟道孔122形成的阵列、贯穿阵列阻挡结构(tab)124以及贯穿阵列接触部(tac)126。在此，tab124与栅线隙103的间距受限于三维存储器100本身的尺寸。尤其是如图1可见，栅线隙103在缺口g处的两个端部103a在横截面典型地为圆形。因此端部103a与tab124之间的间距更近。更近的间距容易导致栅线隙103内的材料与tab124桥接(bridge)甚至接触。

本发明的实施例描述三维存储器及其制作方法，可以扩大栅线隙与贯穿阵列阻隔结构之间的间距，而又无需不增大阵列存储区尺寸。

三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域。字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stairstep,ss)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层。图2是根据本发明一实施例的三维存储器件的俯视图。为避免混淆本发明的重点，图2中仅示出三维存储器200中包含1个阵列存储器的核心区。三维存储器200可具有阵列存储区，其可包括如图2所示的一个或多个块存储区210。块存储区210在垂直方向上具有衬底和位于所述衬底上的堆叠层(图未示)，堆叠层可包括沿与衬底垂直的方向交替层叠的栅极层和介电层。每个块存储区210又可被分为多个(图中示出3个)指存储区220。块存储区210可由间隔设置的第一栅线隙201和第二栅线隙202界定，块存储区210进一步被2个第三栅线隙203分为3个指存储区220。在本实施例中，每个指存储区220具有位于相邻栅线隙之间的tab224。例如，第一栅线隙201和上方的第三栅线隙203之间、2个第三栅线隙203之间、下方的第三栅线隙203和第二栅线隙202之间分别具有tab224。在每个tab224沿着栅线隙延伸方向(图中x方向)的两侧，分别具有虚拟沟道(dummychannel)结构列223a和223b。虚拟沟道结构列223a和223b包括多个在栅线隙延伸方向的方向(图中y方向)排列的虚拟沟道结构。在此，虚拟沟道结构起到支撑作用。可以理解，虚拟沟道结构列并不限于图2中的分布，还可以是其他分布方式。例如虚拟沟道结构列在x方向上可以更多或者更少。

在此实施例中，第三栅线隙203在对应于虚拟沟道结构列223a和223b处断开，分布形成一对端部203a和另一对端部203b，二者之间分别具有缺口g1和g2。在一个示例中，第三栅线隙203断开的缺口(hcut)与虚拟沟道结构列203a在虚拟沟道结构列的排列方向(图中y方向)上对齐，从而避开了tab224。在本申请的实施例中，第三栅线隙203在x方向上的缺口是可以变化的，例如第三栅线隙203在对应于每个虚拟沟道结构列(203a、203b以及其他)处断开，又如第三栅线隙203在对应于部分虚拟沟道结构列(例如203a)处断开。各个第三栅线隙203缺口的数量和/或在x方向上断开的位置可以是相同的，也可以是不同的。进一步，可以有部分第三栅线隙203的部分或者全部缺口位置不在虚拟沟道结构列223a和223b处。

在本实施例中，第三栅线隙203与在虚拟沟道结构列223a和223b相邻的位置断开，从而使断开位置的端部203a、203b避开了tab224，从而显著缓解tab224与第三栅线隙203因距离过近而导致的桥接或者接触问题。本实施例使得三维存储器布局更为合理，有利于缩小y方向上的尺寸。并且由于本实施例的栅线隙203可以在多个位置断开，从而让各指存储区220间的栅极通过多个断开处的导体互联，这种并联结构可以减小互联的电阻值，从而改善三维存储器的传输延迟。

下面继续参考图2描述本实施例的其他细节。可以理解，本申请可以在不依赖于下述细节的情况下实施。如图2所示，各个指存储区220内具有由垂直于衬底的许多沟道孔222形成的阵列。这些沟道孔222内具有例如存储器层、沟道层的结构，与沟道孔侧面的栅极层、沟道孔222底部的源极和顶部的漏极构成了存储单元串。存储器层可包括沿沟道孔的径向从外向内设置的阻挡层、电荷俘获层和隧穿层。作为代替，存储器层也可以为设置在沟道孔与栅极层之间的浮栅结构。虚拟沟道结构与沟道孔内的结构可以是类似的，差别在于虚拟沟道结构并未被引出接触部。虚拟沟道结构与沟道孔内的结构也可以是不同的，例如虚拟沟道结构中只填充有绝缘材料。

另外，tab224内设置有tac226。tac226是电连接存储阵列与周边电路的连线。tac226中接触部的数量可根据需要而定。

继续参考图2，各个第三栅线隙203在tab224处的两个端部203a在三维存储器延伸方向上的横截面典型地为圆形，这比矩形的端部尺寸更大。即便如此，本实施例中提供的x方向上的间距d可保证端部203a与tab224间不容易桥接或者接触。在其他实施例中，端部203a的横截面也可为其他形状，例如矩形。

在一些实施例中，虚拟沟道结构列在y方向上的间距d1比tab224在y方向上的间距d2大，因此第三栅线隙203的端部(例如203a)与虚拟沟道结构列(例如223a)的距离足够远，更降低了桥接或接触带来的漏电风险。

栅线隙201-203中可设置阵列共源极(arraycommonsource,acs)，为存储阵列提供共同的源极。阵列共源极与栅线隙侧壁之间可设置绝缘层。

在本实施例中，衬底典型的为含硅的衬底，例如si、soi(绝缘体上硅)、sige、si:c等，尽管这并非限定。衬底上可根据需要设置一些掺杂的阱，例如n阱或者p阱。栅极层的材料例如是金属(如钨)。介电层的材料例如是氧化硅。介电层的材料不限于此，也可以是其它绝缘材料。

在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷俘获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷俘获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(sion/sin/sio)的多层结构；沟道层示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高k氧化层；沟道层的材料可以包括单晶硅、单晶锗、sige、si:c、sige:c、sige:h等半导体材料。

图3是本发明一实施例的形成三维存储器的方法流程图。图4a-4c是本发明一实施例的形成三维存储器的示例性过程中的示意图，其中图4a为剖视图，图4b-4c为俯视图。下面参考图3-4c所示描述本实施例的形成三维存储器的方法。

在步骤302，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括核心区。从垂直方向看，核心区可具有衬底、位于衬底上的沿与衬底垂直的方向交替层叠的栅极层和介电层或伪栅极层和介电层。

在图4a所示例的半导体结构的剖视图中，半导体结构400a可包括衬底401和位于衬底上的堆叠层410。堆叠层可为第一材料层411和第二材料层412交替层叠的叠层。第一材料层可为栅极层或伪栅极层。第二材料层为介电层。

在本发明的实施例中，衬底的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(cvd)、原子层沉积(ald)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅和氧化硅，形成堆叠层。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。

在步骤304，形成贯穿交替堆叠层的虚拟沟道结构列。

在此步骤中，在半导体结构400b上形成了由一些虚拟沟道结构组成的虚拟沟道结构列223a、223b。

典型地，在此步骤中，在半导体结构400b上还形成了由许多沟道孔222构成的沟道孔阵列。

在一些实施例中，虚拟沟道结构与沟道孔内的结构可以在同一组工艺中制作。在另一些实施例中，虚拟沟道结构与沟道孔内的结构也可以在不同组工艺中制作。

在步骤306，在半导体结构上形成贯穿阵列阻隔结构。

在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的贯穿阵列阻隔结构(tab)。在此，虚拟沟道结构列位于贯穿阵列阻隔结构的至少一侧。典型地，虚拟沟道结构列与贯穿阵列阻隔结构在x方向上相邻。

可以通过光刻和刻蚀形成沟槽(trench)，然后在沟槽内填充绝缘材料，作为tab。

在图4c所示例的半导体结构的俯视图中，半导体结构400c上形成了在垂直于衬底401的贯穿堆叠层410(参考图4a所示)的tab224。tab224两侧均有虚拟沟道结构列223a和223b。换言之，每个tab224位于两个虚拟沟道结构列223a和223b之间。

在步骤308，在半导体结构上形成间隔设置的第一栅线隙和第二栅线隙、以及位于第一栅线隙和第二栅线隙之间的一个或多个第三栅线隙。

在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的各种栅线隙，从而区分各个块存储区和指存储区。此时，tab会位于间隔的栅线隙之间。这些第三栅线隙中的至少一个第三栅线隙在对应于虚拟沟道结构列处断开，从而避开tab。

在图4d所示例的半导体结构的俯视图中，在半导体结构400d上形成了在垂直于衬底401的贯穿堆叠层410(参考图4a所示)的第一栅线隙201和第二栅线隙202，并且一并地形成位于第一栅线隙201和第二栅线隙202之间的2个第三栅线隙203。第三栅线隙203在对应于虚拟沟道结构列223a和223b处断开，断开处分别形成一对端部203a和另一对端部203b。端部203a、203b在与衬底平行的方向的截面(图中所示平面)为圆形或矩形。

在形成栅线隙后，第一栅线隙201和第二栅线隙202之间定义了块存储区210。位于第一栅线隙201和第二栅线隙202之间的沟道孔阵列被各个第三栅线隙203划分为多个指存储区220。

在形成栅线隙后，还包括在栅线隙201-203内形成绝缘层和阵列共源极(acs)。阵列共源极位于绝缘层内。

在步骤308之后，还可包括形成位于tab224内的贯穿阵列接触部226，从而得到如图2所示结构。

三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3d闪存，例如3dnand闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。