3D存储器件的制造方法及3D存储器件与流程

本发明涉及存储器技术，更具体地，涉及3d存储器件的制造方法及3d存储器件。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3d存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用nand和nor结构。与nor存储器件相比，nand存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用nand结构的3d存储器件获得了广泛的应用。

现有技术中，在制造3d存储器件时，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(singlechannelformation,scf)结构形成具有存储功能的存储单元串。在形成沟道孔侧壁结构时，在形成onop(氧化物-氮化物-氧化物-多晶硅)结构之后，采用湿法蚀刻对多晶硅进行回刻(etchback)。湿法蚀刻是各向同性的蚀刻方法，会均匀蚀刻位于沟道孔底部和侧壁以及位于堆叠结构顶部的多晶硅。由于在形成多晶硅的过程中，往往位于沟道孔各处位置的多晶硅的厚度会具有一定差异，因此在湿法蚀刻之后，厚度的差异仍然存在，并且厚度的相似度(similaritycondition,sc)会进一步降低。最终形成的多晶硅的厚度的相似度过低，会影响沟道电流、电场强度分布、亚阈值斜率等电学性能，从而严重影响3d存储器件的整体性能。

期望进一步改进3d存储器件的结构及其制造方法，从而提高3d存储器件的良率和可靠性。

技术实现要素：

鉴于上述问题，本发明的目的在于提供一种3d存储器件的制造方法及3d存储器件，其中，在形成onop结构之后，对沟道层表面进行氧化，以形成氧化层，以及去除氧化层，从而提高多晶硅的厚度的相似度。

根据本发明的一方面，提供一种3d存储器件的制造方法，其特征在于，包括：在衬底上方形成栅叠层结构；形成贯穿所述栅叠层结构的多个沟道孔，向所述多个沟道孔的侧壁和底部沉积沟道层；氧化部分厚度的所述沟道层，以形成氧化层；以及去除所述氧化层，其中，所述氧化层与氧化前的所述沟道层在各位置处的厚度变化趋势相同。

优选地，还包括：在所述多个沟道孔的侧壁形成阻挡层、存储层和隧穿层，所述阻挡层、存储层和隧穿层位于所述沟道孔的侧壁与所述沟道层之间。

优选地，还包括：在所述多个沟道孔底部形成外延层，所述外延层与所述沟道层邻接。

优选地，所述栅叠层结构形成于衬底上方，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层，所述外延层延伸至所述衬底。

优选地，位于所述沟道孔的上部侧壁的所述沟道层厚度大于位于所述沟道孔的下部侧壁的所述沟道层厚度。

优选地，位于所述沟道孔的上部侧壁的所述氧化层厚度大于位于所述沟道孔的下部侧壁的所述氧化层厚度。

优选地，位于所述沟道孔的上部侧壁的所述氧化层厚度与位于所述沟道孔的下部侧壁的所述氧化层厚度的差值等于位于所述沟道孔上部的所述沟道层厚度与位于所述沟道孔的下部侧壁的所述沟道层厚度的差值。

优选地，去除所述氧化层之后，还包括：去除部分厚度的所述沟道层。

优选地，残留的所述沟道层的厚度是均匀的。

优选地，所述沟道层包括多晶硅，所述氧化层包括氧化多晶硅。

优选地，去除所述氧化层的方法包括：将所述沟道层作为停止层，采用湿法蚀刻的方法，去除所述氧化层，蚀刻溶剂包括dhf溶液。

优选地，去除部分厚度的所述沟道层的方法包括：采用湿法蚀刻的方法，通过控制蚀刻时间，去除部分厚度的所述沟道层，蚀刻溶剂包括tmah溶液或adm溶液。

根据本发明的另一方面，提供一种3d存储器件，包括：衬底和形成于所述衬底上方的栅叠层结构；贯穿所述栅叠层结构的多个沟道孔；覆盖在所述多个沟道孔的侧壁和底部的沟道层；其中，部分厚度的所述沟道层被氧化而形成待去除的氧化层，所述氧化层与氧化前的所述沟道层在各位置处的厚度变化趋势相同。

本发明提供的3d存储器件的制造方法及3d存储器件，在沟道孔侧壁形成onop结构之后，对部分厚度的沟道层进行氧化，以形成氧化层，沟道层例如为多晶硅，然后采用湿法蚀刻，依次去除多晶硅氧化层和部分厚度的多晶硅。在对多晶硅表面进行氧化时，位于沟道孔上部侧壁的多晶硅氧化层的厚度与位于沟道孔下部侧壁的多晶硅氧化层的厚度的差值等于位于沟道孔上部侧壁的多晶硅的厚度与位于沟道孔下部侧壁的多晶硅的厚度的差值。因此在湿法蚀刻之后，位于叠层结构表面残留的多晶硅的厚度与位于沟道孔的下部侧壁残留的多晶硅的厚度的基本相等，多晶硅的厚度的相似度提高，从而提高3d存储器件的良率和可靠性。

进一步地，本发明提供的3d存储器件的制造方法，可以通过控制氧化层的厚度以及湿法蚀刻的时间来调节最终形成的沟道层的厚度，需要进行回刻的沟道层的厚度减小，从而便于采用湿法蚀刻更准确地控制沟道层厚度，简化了控制沟道层厚度的工艺。

进一步地，本发明提供的3d存储器件的制造方法，在沟道孔侧壁形成onop结构之后，先对沟道层表面进行氧化，以形成氧化层。在后续的湿法蚀刻步骤中，由于氧化层的蚀刻速率大于沟道层的蚀刻速率，因此本发明提供的制造方法降低了蚀刻过程的等待时间，提高了生产效率。

进一步地，本发明提供的3d存储器件的制造方法，在湿法蚀刻过程中，由于在dhf溶液中，多晶硅氧化层对多晶硅具有超高选择比，从而蚀刻氧化层时不会对沟道层造成损伤，并且使蚀刻氧化层这一步骤的窗口更大，工艺更方便控制。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3d存储器件的存储单元串的等效电路图和结构示意图。

图2示出3d存储器件的透视图。

图3a至3f示出本发明实施例的3d存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在nand结构的3d存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(singlechannelformation)结构形成具有存储功能的存储单元串。随着3d存储器件中沿垂直方向堆叠的存储单元层数越来越多，在形成沟道孔侧壁结构时，形成onop(氧化物-氮化物-氧化物-多晶硅)结构时，位于沟道孔的上部侧壁的多晶硅的厚度和位于沟道孔的下部侧壁的多晶硅的厚度往往会具有一定差异。在实际操作中，以位于沟道孔的上部侧壁的多晶硅的厚度为基准沉积厚度(thk)，相似度(similaritycondition,sc)的计算公式为sc＝1-(ttop-tbottom)/thk，多晶硅的厚度的相似度要大于90％才能使器件正常运行。在后续采用湿法蚀刻对多晶硅进行回刻(etchback)的步骤中，由于湿法蚀刻是各向同性的蚀刻方法，会均匀蚀刻位于沟道孔的下部侧壁和侧壁以及位于沟道孔的上部侧壁的多晶硅，因此在湿法蚀刻之后，厚度的差异仍然存在，并且由于厚度差值基本不变，而thk在减小，因此厚度的相似度会进一步降低。最终形成的多晶硅的厚度的相似度过低，会影响沟道电流、电场强度分布、亚阈值斜率等电学性能，从而严重影响3d存储器件的整体性能。

本申请的发明人注意到上述影响3d存储器件的良率和可靠性的问题，因而提出进一步改进的3d存储器件的制造方法及3d存储器件。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4、以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储晶体管m1至m4的栅极分别连接至字线wl1至wl4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管q1和第二选择晶体管q2分别包括栅极导体122和123，存储晶体管m1至m4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管q1和第二选择晶体管q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于n型的选择晶体管和存储晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管q1和第二选择晶体管q2、存储晶体管m1至m4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管q1和第二选择晶体管q2的外延层和阻挡介质层以及存储晶体管m1至m4的外延层和阻挡介质层。

在写入操作中，存储单元串100利用fn隧穿效率将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，地选择线gsl偏置到大约零伏电压，使得对应于地选择线gsl的选择晶体管q2断开，串选择线ssl偏置到高电压vdd，使得对应于串选择线ssl的选择晶体管q1导通。进一步地，位线bit2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2示出3d存储器件的透视图。为了清楚起见，在图2中未示出3d存储器件中的各个绝缘层。

在该实施例中示出的3d存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3d存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管q1的栅极导体122由栅线缝隙(gatelineslit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线ssl1至ssl4之一)。

存储晶体管m1和m4的栅极导体121分别连接至相应的字线。如果存储晶体管m1和m4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线wl1至wl4之一)。

第二选择晶体管q2的栅极导体连接成一体。如果第二选择晶体管q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线gsl。

假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3d存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱131没有形成有效的存储单元。

图3a至3f示出本发明实施例的3d存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的aa线截取。

本发明开始于已经在半导体衬底101上形成绝缘叠层结构和贯穿绝缘叠层结构的沟道孔的半导体结构，如图3a所示。

半导体结构包括半导体衬底101及其上的绝缘叠层结构150，以及位于绝缘叠层结构150上方的阻挡层153。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成，阻挡层153例如由氮化硅组成。

如下文所述，牺牲层152将替换成栅极导体120，栅极导体120进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3a中将多个牺牲层152之间的层间绝缘层151和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。

在沟道孔对应的衬底上具有外延层116。在一些实施例中，外延层是硅层，其与半导体衬底101直接接触并且从半导体衬底101上外延生长得到。在一些实施例中，外延层116的上表面形成有氧化层。在一些实施例中，外延层116上表面的氧化层在沟道孔的形成工艺中用作蚀刻停止层，用于保护外延层116不被损坏。沟道孔侧壁和所述绝缘叠层结构上包括阻挡介质层114、电荷存储层113、隧穿介质层112、沟道层111，在该实施例中，半导体结构内部已经形成了沟道孔以及沟道孔内部的onop结构(氧化物-氮化物-氧化物-多晶硅)。在图3a中将层间绝缘层151和沟道孔侧壁的阻挡介质层114整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成层间绝缘层151和沟道孔侧壁的阻挡介质层114。

在沟道孔的下部侧壁包括开口，开口从沟道孔的下部侧壁延伸至外延层116内部，以及在沟道孔的下部侧壁形成多晶硅，使外延层116与位于沟道孔侧壁的多晶硅相连接，以形成沟道层111。采用该方法形成的沟道层111在沟道孔的上部侧壁和沟道孔的下部侧壁具有不同的厚度，通常位于沟道孔的上部侧壁的沟道层111a的厚度大于位于沟道孔的下部侧壁的沟道层111b的厚度。例如采用原子层沉积(atomiclayerdeposition,ald)，物理气相沉积(physicalvapordeposition,pvd)或化学气相沉积(chemicalvapordeposition,cvd)，形成沟道层111。

进一步地，氧化部分厚度的沟道层111，以形成氧化层117，如图3b所示。

在该实施例中，沟道层111例如是多晶硅，进而氧化层117为多晶硅氧化层。氧化层117与氧化前的沟道层11在各位置处的厚度变化趋势相同，例如，位于沟道孔的上部侧壁的氧化层117a的厚度大于位于沟道孔的下部侧壁的氧化层117b的厚度，从而能减小剩余的沟道层111a和沟道层111b的厚度的差值，有效提高沟道层111a和沟道层111b的厚度的相似度(sc)。在优选的实施例中，氧化层117a的厚度和氧化层117b的厚度的差值等于原有的沟道层111a和沟道层111b的厚度的差值，从而剩余的沟道层111a和沟道层111b的厚度相等。例如采用热氧化法形成氧化层117，通过控制氧化时间和不同部位的氧化温度，达到使位于沟道孔的上部侧壁的氧化层117a的厚度与位于沟道孔的下部侧壁的氧化层117b的厚度不同的目的。

进一步地，依次去除氧化层117和部分厚度的沟道层111，如图3c所示。

采用湿法蚀刻氧化层117，蚀刻溶剂例如为dhf，该dhf溶液为hf和h20的混合液，经过dhf溶液冲洗后用去离子水冲洗该半导体结构。在dhf溶液中，多晶硅氧化层对多晶硅具有超高选择比，从而蚀刻氧化层117时不会对沟道层117造成损伤，并且使蚀刻氧化层117这一步骤的窗口更大，工艺更方便控制。

采用湿法蚀刻去除部分厚度的沟道层111，蚀刻溶剂例如为tmah溶液或adm溶液，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，蚀刻溶剂例如为adm溶液，其中，将半导体结构浸没在蚀刻溶液中。由于采用湿法蚀刻，位于沟道孔内部的沟道层111被均匀去除部分厚度，因此最终残留的沟道层111的厚度在沟道孔内部是均匀的，从而沟道层111的厚度具有高于90％的相似度(sc)。并且可以通过蚀刻时间，来控制残留的沟道层111的厚度。

在该实施例中，由于多晶硅氧化层的蚀刻速率大于多晶硅的蚀刻速率，本发明的制造方法将部分厚度的多晶硅氧化为氧化多晶硅，从而减少的多晶硅的蚀刻等待时间，提升了生产效率。

进一步地，沟道孔还包括作为芯部的绝缘层115，如图3d所示。沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道孔中可以省去绝缘层115。

进一步地，在绝缘层115中形成开口，在开口中填充导电材料118，以及去除位于绝缘叠层结构顶部的部分导电材料118、沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，如图3d所示。

采用各向异性的蚀刻方法蚀刻沟道孔中的绝缘层115，以形成开口，开口的深度不超过例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在沟道孔绝缘层115一定深度处停止。形成开口之后，在开口中填充导电材料118。例如采用原子层沉积，物理气相沉积或化学气相沉积，填充导电材料118。填充导电材料118之后，去除位于绝缘叠层结构顶部的部分导电材料118、沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，使半导体结构的表面平坦化，例如采用化学机械抛光(chemicalmechanicalpolishing,cmp)，将阻挡层153作为化学机械抛光的停止层，对半导体结构的表面进行平坦化处理。

进一步地，在绝缘叠层结构中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构中的牺牲层152以形成空腔，以及采用金属层填充空腔形成栅极导体121、122、123，以形成栅叠层结构120，如图3f所示。

在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的牺牲层的端部暴露于栅线缝隙161的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层。

在形成栅极导体时，利用栅线缝隙161作为沉积物通道，例如采用原子层沉积(ald)，在栅线缝隙161和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。